Fujitsu FR81S User Manual

CHAPTER 8: DMA CONTROLLER (DMAC) 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : DMA CONTROLLER (DMAC) 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

43 

⋅

 

Transfer size                             

: DCCRn:TS = 11 

⋅

 

Demand transfer mode by software request    : DCCRn:RS = 00 and DCCRn:TM = 11 

 



 Interrupt request 

The DMAC can issue an interrupt request at normal termination of data transfer, at abnormal termination of 

data transfer, or at transfer suspension by a transfer stop request. When issuing an interrupt request, set the 

interrupt controller as well. 

Use the DMA channel status register (DCSRn) to check the interrupt request cause or to clear the interrupt 

request. 

•

 Interrupt request at normal termination 

If the normal termination interrupt of a channel is enabled (DCCRn:NIE=1), the DMAC issues the 

interrupt request at the normal termination. 

However, the DCSRn:NC bit of the corresponding channel must be set regardless of the normal 

termination interrupt setting (DCCRn:NIE).   

Clear the interrupt request by clearing the DCSRn:NC bit of the corresponding channel. 

•

 Interrupt request at abnormal termination 

If the abnormal termination interrupt of a channel is enabled (DCCRn:AIE=1), the DMAC issues the 

interrupt request at the abnormal termination. However, the DCSRn:AC bit of the corresponding 

channel is set regardless of the abnormal termination interrupt (DCCRn:AIE) setting.   

Clear the interrupt request by clearing the DCSRn:AC bit of the corresponding channel. 

•

 A transfer suspension interrupt request by a transfer stop request 

If the transfer suspension interrupt of a channel is enabled (DCCRn:AIE=1), the DMAC issues the 

interrupt request if data transfer is suspended by a transfer stop request. However, the DCSRn:SP bit of 

the corresponding channel is set regardless of the transfer suspension interrupt (DCCRn:SIE) settings. 

Clear the interrupt request by clearing the DCSRn:SP bit of the corresponding channel. 

•

 DMA transfer suppressing 

The DMA transfer is suppressed due to the following causes. 

⋅

 

A DMA transfer suppress request from DSU/OCD (for debugging) 

⋅

 

NMI 

⋅

 

Peripheral interrupt 

 

The DMA transfer is suppressed in units of blocks. If data transfer is suppressed, new data transfer does not 

start. Data transfer is stopped. The settings to restart data transfer vary depending on the DMA transfer 

suppress causes. 

•

 DMA transfer suppressing request from DSU/OCD (for debugging) 

When the DMA transfer suppressing request by DSU/OCD is asserted, a new transfer does not start and a 

current transfer stops with the block unit. The acknowledge is not returned to the DMA transfer 

suppressing from DSU/OCD.   

•

 DMA transfer suppressing by NMI 

If the NMIH bit is set to "0", DMAC sets NMIH flag when user NMI occurs and suppresses DMA 

transfer after the block unit transfer is done.   

Write "0" in the NMIH flag when you restart transfer. 

•

 DMA transfer suppressing by peripheral interrupt 

If an interrupt having the level higher than the one specified in the DILVR register occurs, the DMA 

transfer is suppressed after the current block has been transferred. 

MN705-00010-1v0-E

342