Fujitsu FR81S User Manual

CHAPTER 19: BASE TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : BASE TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

15 



  BTxTMCR2 : Address Base_addr + 04

 

bit15 

bit14 

bit13 

bit12 

bit11 

bit10 

bit9 

bit8 

 

Reserved 

CKS3 

Initial value 

0 

0 

0 

0 

0 

0 

0 

0 

Attribute 

R0,W0 

R0,W0 

R0,W0 

R0,W0 

R0,W0 

R0,W0 

R0,W0 

R/W 

 

  [bit15] Reserved 

Writing to this bit does not affect the operation. 

[BTxTMCR2:bit8, BTxTMCR:bit14 to bit12] CKS[3:0] (ClocK Select) : Count clock selection bits 

Select a count clock. 

CKS[3:0] 

Description 

Clock source 

Description 

0000 

Internal clock 

(Peripheral clock (PCLK)) 

1 division 

0001 

4 division 

0010 

16 division 

0011 

128 division 

0100 

256 division 

0101 

[Reload timer/PWM/PPG] external clock (ECK signal) 

[PWC] Setting is prohibited 

Rising edge 

0110 

Falling edge 

0111 

Both edges 

1000 

Internal clock 

(Peripheral clock (PCLK))

 

512 division 

1001 

1024 division 

1010 

2048 division 

Other 

Disabled 

In the PWC mode, settings of 0101, 0110, and 0111 are prohibited. 

[PWM/PPG] [bit11] RTGEN (Restart by TriGger ENable) : Restart enable bit 

If "1" is written to the STRG bit or an external activation trigger (TGIN signal) is detected, this bit sets 

whether or not to recount the value of cycle setting register (BTxPCSR)/L width setting reload register 

(BTxPRLL) by reloading it to the 16-bit down counter. 

RTGEN 

Description of operation 

0 

Does not reactivate 

1 

Reactivates 

 

[PWM/PPG] [bit10] PMSK (Pulse MaSK) : Pulse output mask bit 

Select a level of waveform to output (TOUT signal) from the followings: 

⋅

 

Normal output : Output the waveform output from the 16-bit PWM/PPG timer without modification. 

⋅

 

Fixed output : Output a sequence of "L" level or "H" level signals regardless of the settings of cycle or   

                        duty. 

MN705-00010-1v0-E

648