Fujitsu FR81S User Manual

CHAPTER 19: BASE TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : BASE TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

24 

The bit configuration of cycle setting registers 0, 1 (BTxPCSR) is shown below. 

These registers with a buffer set the cycle for 16/32-bit reload timer. The down counter counts down from the 

value set to these registers. 

⋅

 

These registers must be accessed in 16-bit mode. 

⋅

 

Set these registers after selecting a base timer function to the 16/32-bit reload timer (FMD2 to FMD0 = 

011) using the FMD2 to FMD0 bits of the timer control register (BTxTMCR). 

⋅

 

These registers will also be initialized when reset mode is set (writing of BTxTMCR:FMD = 000). 

 



    BTxPCSR : Address Base_addr + 08

 

bit15 

bit14 

- - -   

bit2 

bit1 

bit0 

 

 

D[15:0] 

Initial value 

0 

0 

- - -   

0 

0 

0 

Attribute  R/W 

R/W 

- - -   

R/W 

R/W 

R/W 

 

[bit15 to bit0] D[15:0] (Data) : Data bits 

These registers with a buffer set the cycle for the 16/32-bit reload timer. The down counter counts down from 

the value set to these registers. 

The value set to these registers is loaded to the 16-bit down counter in the following cases: 

⋅

 

When the 16/32-bit reload timer is started 

⋅

 

When the down counter underflows 

 

The following values are set to these registers when two channels of a 16-bit reload timer are cascaded and it 

is used as the 32-bit reload timer. 

⋅

 

Value of even-number channel cycle setting register (BTxPCSR) :      Value of lower 16-bit 

⋅

 

Value of the odd-number channel cycle setting register (BTxPCSR) : Value of upper 16-bit 

 

For this reason, in the 32-bit timer mode, write values into these registers in the following order. 

1.  Odd-number channel base timer x cycle setting register (BTxPCSR) 

2.  Even-number channel base timer x cycle setting register (BTxPCSR) 

MN705-00010-1v0-E

657