Fujitsu FR81S User Manual

CHAPTER 19: BASE TIMER 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : BASE TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

51 

Figure 5-5 and Figure 5-6 show the count start timing. 

Figure 5-5 Count Start Timing (Software Trigger) 

 

 

Figure 5-6 Count Start Timing (External Activation Trigger (TGIN Signal), Effective Edge = 

Rising Edge) 

 

 

The external activation trigger (TGIN signal) entry method varies depending on the I/O mode specified by the 

I/O selection register (BTSEL01). See "5.2 I/O Allocation". 

When the down counter underflows after attempting to count down further from the value of "0000H", the 

value (cycle) set in the base timer x cycle setting register (BTxPCSR) is reloaded to the down counter, which 

continues to count down. If an underflow occurs, theUDIR bit of the base timer x status control register 

(BTxSTC) changes to "1". At this time, an underflow interrupt request occurs if the UDIE bit is set to "1". 

Figure 5-7 shows the operation in case of an underflow. 

 

Figure 5-7 Operation in Case of an Underflow 

 

 

0000

H

2T to 3T (external trigger)

Load

Count clock

Reload value

Counter value

External activation

-1

-1

trigger

XXXX H 

CTEN bit 

STRG bit 

1 T 

Load 

Count clock 

Reload value 

Counter value 

-1 

-1 

000

 

H

 

UDIR

 

Load

 

Count clock

 

Counter value

 

Underflow

 

Reload value

 

-

 

-1

 

0000

H

 

-

1

 

MN705-00010-1v0-E

684