Fujitsu FR81S User Manual

Page of 2342
CHAPTER 19: BASE TIMER 
 
 
5. Operation 
 
FUJITSU SEMICONDUCTOR LIMITED 
CHAPTER
 : BASE TIMER 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 
92 
The channel configuration in 32-bit timer mode is shown below. 
Figure 5-29 Configuration in 32-bit Timer Mode 
 
ch.1
ch.0
T32=1
T32=0
Overflow
Overlow
Upper 16-bit
Interrupt
Lower 16-bit
Waveform
Read/write signal
Lower 16-bit
Upper 16-bit
PWC Measurement
counter value
counter value
up counter
up counter
 
 
Notes: 
 
The down counter value can be checked by reading the data buffer register (BTxDTBF). In the 32-bit 
timer mode, it must be read in the order of the lower 16 bits (even-numbered channel) → upper 16 bits 
(odd-number channel). 
 
In 32-bit timer mode, the operation of the 32-bit PWC timer conforms to the settings of the even-number 
channel. Therefore, an interrupt request of the even-numbered channel is effective. 
 
MB91520 Series
MN705-00010-1v0-E
725