Fujitsu FR81S User Manual

CHAPTER 20: RELOAD TIMER 

 

 

4. Registers 
 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : RELOAD TIMER 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 

11 

[bit3] INTE (INTerrupt Enable) : Interrupt request enabling bit 

This bit controls an interrupt request in case of underflow/compare match (event counter mode)/capture 
specified following: 

INTE 

Description of operation 

0 

Interrupt disabled (no interrupt is generated even if the UF/EF bit is 

set.) (initial value) 

1 

Interrupt enabled (an interrupt request is generated if the UF/EF bit is 

set.) 

 

[bit2] UF (Under flow Flag) : Underflow flag 

This flag indicates that underflow has occurred when the counter value is decreased from 0x0000. 

Set factor 

Counter underflow occurrence 

Clear factor 

Writing "0" to this bit or reset. 

 

[bit1] CNTE (timer CouNTer Enable) : Timer count enabling bit 

This bit controls the operation of the timer as follows:   

CNTE 

Description of operation 

0 

Operation disabled (initial value) 

1 

Operation enabled (waiting for activation trigger) 

 

[bit0] TRG (software TRiGger) : software trigger bit 

This bit generates a timer software trigger. If a software trigger is generated, the contents of the reload 
register are loaded to the counter to initiate count operation.   

TRG 

Description of operation 

Write "0" 

No influence on the operation 

Write "1" 

A software trigger is generated. 

When "0" is written into this bit, no influence on the operation. The read value is always "0". 
Trigger input through this register is effective only when bit1:CNTE =1. 
Writing "1" into the TRG bit always generates an effective trigger if the timer is activated (bit1:CNTE=1) in 
any operation mode. 

MN705-00010-1v0-E

738