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Fujitsu FR81S User Manual

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CHAPTER 20: RELOAD TIMER 
 
 
6. Application Note 
 
FUJITSU SEMICONDUCTOR LIMITED 
CHAPTER : RELOAD TIMER 
FUJITSU SEMICONDUCTOR CONFIDENTIAL 
58 
2.  When using TIN input as a gate input 
TMCSR 
TMRLRA 
MOD 
[1:0] 
TRGM 
[1:0] 
CSL 
[2:0] 
GATE  EF  OUTL  RELD  INTE 
UF 
CNTE  TRG 
Count initial value 
setting 
00 
*1 
*2 
1 
- 
*3 
1 
*4 
- 
1 
S 
S :Use at timer activation 
-:Does not influence operation 
*1: TIN effective level setting 
 
TRGM[1:0]=x0------Count only for TIN=L input interval 
 
TRGM[1:0]=x1------Count only for TIN=H input interval 
*2:Count clock division setting 
 
CSL[2:0]= 000------Division of peripheral clock (PCLK) by 2 
 
CSL[2:0]= 010------Division of peripheral clock (PCLK) by 8 
 
CSL[2:0]= 011------Division of peripheral clock (PCLK) by 16 
 
CSL[2:0]= 100------Division of peripheral clock (PCLK) by 32 
 
CSL[2:0]= 101------Division of peripheral clock (PCLK) by 64 
*3:OUT output polarity setting 
 
OUTL=0------Initial value L=> Count starts L=> Invert whenever an underflow occurs 
 
OUTL=1------Initial value H=> Count starts H=> Invert whenever an underflow occurs 
*4:Interrupt request enable setting 
 
INTE=0------Interrupt disabled 
 
INTE=1------Interrupt enabled 
 
3.  When using TIN input as a trigger input 
TMCSR 
TMRLRA 
MOD 
[1:0] 
TRGM 
[1:0] 
CSL 
[2:0] 
GATE  EF  OUTL  RELD  INTE 
UF 
CNTE  TRG 
Count initial value 
setting 
00 
*1 
*2 
0 
- 
*3 
1 
*4 
- 
1 
S 
S :Use at timer activation 
-:Does not influence operation 
*1: TIN effective edge setting 
 
TRGM[1:0]= 00------Does not detect external trigger edge 
 
TRGM[1:0]= 01------Rising edge 
 
TRGM[1:0]= 10------Falling edge 
 
TRGM[1:0]= 11------Both edges 
*2:Count clock division setting 
 
CSL[2:0]= 000------Division of peripheral clock (PCLK) by 2 
 
CSL[2:0]= 010------Division of peripheral clock (PCLK) by 8 
 
CSL[2:0]= 011------Division of peripheral clock (PCLK) by 16 
 
CSL[2:0]= 100------Division of peripheral clock (PCLK) by 32 
 
CSL[2:0]= 101------Division of peripheral clock (PCLK) by 64 
*3:OUT output polarity setting 
 
OUTL= 0------Initial value L=> Count starts L=> Invert whenever an underflow occurs 
 
OUTL= 1------Initial value H=> Count starts H=> Invert whenever an underflow occurs 
*4:Interrupt request enable setting 
 
INTE= 0------Interrupt disabled 
 
INTE= 1------Interrupt enabled 
 
 
MB91520 Series
MN705-00010-1v0-E
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