Fujitsu FR81S User Manual

CHAPTER 24: 16-BIT FREE-RUN TIMER 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : 16-BIT FREE-RUN TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

17 

ECKE 

Function 

0 

Peripheral clock 

1 

External clock 

 

⋅

 

This bit is used for selecting the peripheral clock or external clock as a count clock for the 16-bit free-run 

timer. 

⋅

 

When this bit is set to "0": 

The peripheral clock is selected. To select the count clock frequency, you will also need to select the clock 

frequency selection bits (CLK3 to CLK0) of the TCCS register. 

⋅

 

When this bit is set to "1": 

The external clock (FRCK) is selected. 

 

The count clock will be changed immediately as soon as this bit is set. Therefore, you need to change this 

bit while the output compare and input capture are inactive. 

 
[bit30] IRQZF: 0 detection interrupt flag bit 

IRQZF 

Function 

Read 

Write 

0 

No 0 detected 

This bit is cleared 

1 

0 detected 

This bit remains unaffected 

 

⋅

 

When the count value of the 16-bit free-run timer is set to "0000

H

", this bit will be set to "1". 

⋅

 

When this bit is set to "0": This bit is cleared. 

⋅

 

When this bit is set to "1": This bit remains unaffected. 

⋅

 

This bit is cleared when the 0 detection interrupt clear signal is "H". 

 

If a read-modify-write (RMW) instruction is executed, "1" is always read.   

This bit will not be set by software clear (write "1" to the SCLR: bit20 of the timer state control register 

(TCCS)) while the 16-bit free-run timer is active (STOP:bit22 of timer state control register (TCCS) is 0).   

In the up/down count mode (MODE: bit21 of the timer state control register (TCCS) is 1), this bit will be set 

to "1" when an interrupt configured by the interrupt mask selection bits (MSI2 to MSI0: bit28 to bit26 of the 

timer state control register (TCCS) is other than "000

B

") occurs. If no interrupt occurs, this bit will not be set 

to "1".   

In the up count mode (MODE:bit21=0), this bit will be set every time 0 detection occurs regardless of the 

value of MSI2 to MSI0: bit28 to bit26.   

If a software clear (write of "0") or a clear due to an interrupt clear signal ("H") and a hardware set occur at the 

same time, the hardware set takes precedence. 

 

 

MN705-00010-1v0-E

924