SMSC LAN9311 User Manual

Two Port 10/100 Managed Ethernet Switch with 16-Bit Non-PCI CPU Interface

SMSC LAN9311/LAN9311i

183

Revision 1.4 (08-19-08)

 

This register controls the Host MAC transmit functions.

Offset:

070h

Size:

32 bits

31:16

RO

-

15

Force TX Status Discard (TXS_DUMP)
When a 1 is written to this bit, the TX Status FIFO is cleared of all pending 
status DWORD’s and the TX status pointers are cleared to zero.

WO

SC

0b

14

Force TX Data Discard (TXD_DUMP)
When a 1 is written to this bit, the TX Data FIFO is cleared of all pending 
data and the TX data pointers are cleared to zero.

WO

SC

0b

13:3

RO

-

2

TX Status Allow Overrun (TXSAO)
When this bit is cleared, Host MAC data transmission is suspended if the 
TX Status FIFO becomes full. Setting this bit high allows the transmitter to 
continue operation with a full TX Status FIFO.

This bit does not affect the operation of the 

R/W

0b

1

Transmitter Enable (TX_ON)
When this bit is set, the Host MAC transmitter is enabled. Any data in the 
TX Data FIFO will be sent. This bit is cleared automatically when the 
STOP_TX bit is set and the transmitter is halted.

R/W

0b

0

Stop Transmitter (STOP_TX)
When this bit is set, the Host MAC transmitter will finish the current frame, 
and will then stop transmitting. When the transmitter has stopped this bit will 
clear. All writes to this bit are ignored while this bit is high.

R/W

SC

0b