Intel 2 Duo T7200 LE80537GF0414M User Manual

96

  

 

Specification Update 

Section 10.9 INVALIDATING THE TRANSLATION LOOKASIDE BUFFERS (TLBS) of the 
Intel

Programming Guide will be modified to include the presence of page table structure 
caches, such as the page directory cache, which Intel processors implement.  This 
information is needed to aid operating systems in managing page table structure 
invalidations properly. 

Intel will update the Intel

Volume 3A: System Programming Guide in the coming months.  Until that time, an 
application note, TLBs, Paging-Structure Caches, and Their Invalidation 
(http://www.intel.com/products/processor/manuals/index.htm), is available which 
provides more information on the paging structure caches and TLB invalidation. 

In rare instances, improper TLB invalidation may result in unpredictable system 
behavior, such as system hangs or incorrect data. Developers of operating systems 
should take this documentation into account when designing TLB invalidation 
algorithms. For the processors affected, Intel has provided a recommended update to 
system and BIOS vendors to incorporate into their BIOS to resolve this issue. 

§