Intel 41210 User Manual

78

Contains the vendor and device identifiers for software.

This register controls how the device behaves on the primary interface (PCI Express*). As this 
component is a bridge, additional command information is located in a separate Bridge Control 
register (

).

31:16

RO

A

B

 These bits indicate the device number assigned by Intel to the Intel

®

 

41210 Serial to Parallel PCI Bridge. 

0340h

0341h

15:0

RO

8086h

 This 16-bit field indicates that Intel is the vendor.

15:11

RO

00h

Reserved

10

RW

0b

 The bridge does not generate internal interrupts. The value of this bit has no 

meaning.

9

RO

0b

 This bit has no meaning on PCI Express*. 

This bit must be hard-wired to 0.

8

RW

0b

 This bit enables reporting of non-fatal and fatal errors to the root 

complex.

0 = Disable reporting errors

1 = Enable reporting of non-fatal and fatal errors to the root complex

Errors are reported when enabled either through this bit or through the PCI 
Express*-specific bits in the Device Control Register (

).

7

RO

0b

 Reserved

6

RW

0b

 This bit controls the setting of the master data 

parity error bit in the Status Register (

) in response to a parity error received on the PCI Express* interface (poisoned 

TLP) or peer PCI interface.

0 = The 41210 ignores these errors on the PCI Express*/peer-PCI interface.

1 = The 41210 reports read completion data parity errors on PCI Express* and sets the 

MDPD bit in the status register.

5

RO

0b

 Reserved

4

RO

0b

 Memory write and invalidate transactions 

are not generated, since PCI Express* does not have a corresponding transfer type. 

3

RO

0b

 Reserved