Transcend DDR3 1600 SO-DIMM 8GB TS1GSK64V6H User Manual

 

 

 

 

 
 

 
 

 

 
 

 

 



 

RoHS compliant products. 



 

JEDEC standard 1.5V ± 0.075V Power supply 



 

VDDQ=1.5V ± 0.075V 



 

Clock Freq: 400MHZ for 800Mb/s/Pin   

                            533MHZ for 1066Mb/s/Pin 

                            667MHZ for 1333Mb/s/Pin. 

                            800MHZ for 1600Mb/s/Pin 



 

Programmable CAS Latency: 5, 6, 7, 8, 9 ,10 ,11 



 

Programmable Additive Latency (Posted /CAS):           

0,CL-2 or CL-1 clock 



 

Programmable /CAS Write Latency (CWL)   

= 5 (DDR3-800), 6 (DDR3-1066), 7 (DDR3-1333) , 

8(DDR3-1600) 



 

8 bit pre-fetch 



 

Burst Length: 4, 8 



 

Internal calibration through ZQ pin 



 

On Die Termination with ODT pin 



 

Serial presence detect with EEPROM 



 

Asynchronous reset 

 
 

 
 

 

 
 

 

 

Pin Identification 

A0~A15, BA0~BA2 

Address/Bank input 

DQ0~DQ63 

Data Input / Output. 

DQS0~DQS7 

Data strobes 

/DQS0~/DQS7 

Differential Data strobes 

CK0, /CK0,CK1, /CK1 

Clock Input. (Differential pair) 

CKE0, CKE1 

Clock Enable Input. 

ODT0, ODT1 

On-die termination control line 

/CS0, /CS1 

DIMM Rank Select Lines. 

/RAS 

Row Address Strobe 

/CAS 

Column Address Strobe 

/WE 

Write Enable 

DM0~DM7 

Data masks/high data strobes 

VDD 

Voltage power supply 

V

REF

DQ/ V

REF

CA 

Power Supply for Reference 

VDDSPD 

SPD EEPROM Power Supply 

SA0~SA2 

I2C serial bus address select for 

EEPROM 

SCL 

I2C serial bus clock for EEPROM 

SDA 

I2C serial bus data for EEPROM 

VSS 

Ground 

/RESET 

Set DRAMs Known State 

VTT 

SDRAM I/O termination supply 

NC 

No Connection 

 

DDR3  SO-DIMM  is  high-speed,  low  power  memory  module  that  use 
DDR3 SDRAM in FBGA  package and a 2048  bits serial  EEPROM on a 
204-pin printed circuit board. DDR3 SO-DIMM is a Dual In-Line Memory 
Module  and  is  intended  for  mounting  into  204-pin  edge  connector 
sockets. 
Synchronous design allows precise cycle control with the use of system 
clock. Data I/O transactions are possible on both edges of DQS. Range 
of operation frequencies, programmable latencies allow the same device 
to  be  useful  for  a  variety  of  high  bandwidth,  high  performance  memory 
system applications.