Intel III 600 MHz 80526PZ600256 User Manual

32

1. Unless otherwise noted, all specifications in this table apply to all processor frequencies.
2. All specifications in this table apply only to the Pentium III processor. For motherboard compatibility with the

Celeron processor, see the Intel

Processor Datasheet.

3. Vcc

CORE

and Icc

CORE

supply the processor core and the on-die L2 cache.

4. Use the “typical voltage” specification with the “tolerance specifications” to provide correct voltage regulation

to the processor.

5. V

TT

and Vcc

1.5

must be held to 1.5 V ±9% while the AGTL+ bus is active. It is required that V

TT

and Vcc

1.5

be

held to 1.5 V ±3% while the processor system bus is static (idle condition). The ±3% range is the required
design target; ±9% will come from the transient noise added. This is measured at the PGA370 socket pins on
the bottom side of the baseboard.

6. These are the tolerance requirements, across a 20 MHz frequency bandwidth, measured at the

processor socket pin on the soldered-side of the motherboard. V

CC

CORE

must return to within the static

voltage specification within 100

µ

s after a transient event; see the VRM 8.4 DC-DC Converter Design

Guidelines for further details.

7. V

REF

should be generated from V

TT

by a voltage divider of 1% resistors or 1% matched resistors. Refer to the

Intel

®

II Processor Developer’s Manual for more details on V

REF

.

8. Maximum I

CC

is measured at V

CC

typical voltage and under a maximum signal loading conditions.

9. Voltage regulators may be designed with a minimum equivalent internal resistance to ensure that the output

voltage, at maximum current output, is no greater than the nominal (i.e., typical) voltage level of Vcc

CORE

(Vcc

CORE_TYP

). In this case, the maximum current level for the regulator, Icc

CORE_REG

, can be reduced from

the specified maximum current Icc

CORE _MAX

and is calculated by the equation:

Icc

CORE_REG

= Icc

CORE_MAX

×

(Vcc

CORE_TYP

- Vcc

CORE_STATIC_TOLERANCE

) / Vcc

CORE_TYP

10.The current specified is the current required for a single processor. A similar amount of current is drawn

through the termination resistors on the opposite end of the AGTL+ bus, unless single-ended termination is
used (see

Section 2.1

).

11. The current specified is also for AutoHALT state.

12.Maximum values are specified by design/characterization at nominal Vcc

CORE

.

13.Based on simulation and averaged over the duration of any change in current. Use to compute the maximum

inductance tolerable and reaction time of the voltage regulator. This parameter is not tested.

14.dIcc/dt specifications are measured and specified at the PGA370 socket pins.
15.CLKREF must be held to 1.25 V ±6.5%. This tolerance accounts for a ±5% power supply and ±1% resistor

divider tolerance. It is recommended that the motherboard generate the CLKREF reference from either the
2.5 V or 3.3 V supply. V

TT

should not be used due to risk of AGTL+ switching noise coupling to this analog

reference.

16.Static voltage regulation includes: DC output initial voltage set point adjust, Output ripple and noise, Output

load ranges specified in the tables above.

17.This specification applies to PGA370 processors operating at frequencies of 933 MHz or higher.

I

CC

CMOS

I

CC

for Vcc

CMOS

250

mA

I

CLKREF

CLKREF voltage
supply current

60

µA

IV

TT

Termination voltage
supply current

2.7

A

10

I

SGnt

I

CC

Stop-Grant for

processor core

6.9

A

8, 11

I

SLP

I

CC

Sleep for processor

core

6.9

A

8

I

DSLP

I

CC

Deep Sleep for

processor core

6.6

A

8

dI

CC

CORE

/dt

Power supply current
slew rate

240

A/µs

12, 13, 14

dI

v

TT

/dt

Termination current
slew rate

8

A/µs

12, 13, See

Table 12