Intel III 866 MHz 80526PZ866256 User Manual

90

PICCLK

I

The PICCLK (APIC Clock) signal is an input clock to the processor and core logic or
I/O APIC which is required for operation of all processors, core logic, and I/O APIC
components on the APIC bus.

PICD[1:0]

I/O

The PICD[1:0] (APIC Data) signals are used for bidirectional serial message
passing on the APIC bus, and must connect the appropriate pins of all processors
and core logic or I/O APIC components on the APIC bus.

PLL1, PLL2

I

All Pentium III processors have an internal analog PLL clock generator that requires
a quiet power supply. PLL1 and PLL2 are inputs to this PLL and must be connected
to V

CC

CORE

through a low pass filter that minimizes jitter. See the platform design

guide for implementation details.

PRDY#

O

The PRDY (Probe Ready) signal is a processor output used by debug tools to
determine processor debug readiness.

PREQ#

I

The PREQ# (Probe Request) signal is used by debug tools to request debug
operation of the processors.

PWRGOOD

I

The PWRGOOD (Power Good) signal is processor input. The processor requires
this signal to be a clean indication that the clocks and power supplies (V

CC

CORE

,

etc.) are stable and within their specifications. Clean implies that the signal will
remain low (capable of sinking leakage current), without glitches, from the time that
the power supplies are turned on until they come within specification. The signal
must then transition monotonically to a high state. The figure below illustrates the
relationship of PWRGOOD to other system signals. PWRGOOD can be driven
inactive at any time, but clocks and power must again be stable before a
subsequent rising edge of PWRGOOD. It must also meet the minimum pulse width
specification in

Table 19

, and be followed by a 1 ms RESET# pulse.

The PWRGOOD signal must be supplied to the processor; it is used to protect
internal circuits against voltage sequencing issues. It should be driven high
throughout boundary scan operation.

REQ[4:0]#

I/O

The REQ[4:0]# (Request Command) signals must connect the appropriate pins of
all processor system bus agents. They are asserted by the current bus owner over
two clock cycles to define the currently active transaction type.

RESET#

I

Asserting the RESET# signal resets all processors to known states and invalidates
their L1 and L2 caches without writing back any of their contents. For a power-on
Reset, RESET# must stay active for at least one millisecond after V

CC

CORE

and

CLK have reached their proper specifications. On observing active RESET#, all
processor system bus agents will deassert their outputs within two clocks.

A number of bus signals are sampled at the active-to-inactive transition of RESET#
for power-on configuration. These configuration options are described in the
P6 Family of Processors Hardware Developer’s Manual for details.

The processor may have its outputs tristated via power-on configuration. Otherwise,
if INIT# is sampled active during the active-to-inactive transition of RESET#, the
processor will execute its Built-in Self-Test (BIST). Whether or not BIST is executed,
the processor will begin program execution at the power on Reset vector (default
0_FFFF_FFF0h). RESET# must connect the appropriate pins of all processor
system bus agents.

RESET2#

I

The RESET2# pin is provided for compatibility with other Intel Architecture
processors. The Pentium III processor does not use the RESET2# pin. Refer to the
platform design guide for the proper connections of this signal.

RP#

I/O

The RP# (Request Parity) signal is driven by the request initiator, and provides
parity protection on ADS# and REQ[4:0]#. It must connect the appropriate pins of all
processor system bus agents.

A correct parity signal is high if an even number of covered signals are low and low
if an odd number of covered signals are low. This definition allows parity to be high
when all covered signals are high.

RS[2:0]#

I

The RS[2:0]# (Response Status) signals are driven by the response agent (the
agent responsible for completion of the current transaction), and must connect the
appropriate pins of all processor system bus agents.