Intel III 533 MHz 80526PZ533256 User Manual

79

1. These pins are required for backwards compatibility with other Intel processors. They are not used by the

Pentium III processor. Refer to the appropriate platform design guide and

Section 7.1

for implementation

details.

2. RESET# signal must be connected to pins AH4 and X4 for backwards compatibility. Refer to the appropriate

platform design guide and

Section 7.1

for implementation details. If backwards compatibility is not required,

then RESET2# (X4) should be connected to GND.

3. VCC

1.5

V must be supplied by the same voltage source supplying the V

TT

pins.

4. These V

TT

pins must be left unconnected (N/C) for backwards compatibility with Celeron processors (CPUID

066xh). For designs which do not support the Celeron processors (CPUID 066xh), and for compatibility with
future processors, these V

TT

pins should be connected to the V

TT

plane. Refer to the appropriate platform

design guide and

Section 7.1

for implementation details. For dual processor designs, these pins must be

connected to V

TT

.

5. This pin is required for backwards compatibility. If backwards compatibility is not required, this pin may be left

connected to V

CC

CORE

. Refer to the appropriate platform design guide for implementation details.

6. Previously, PGA370 designs defined this pin as a GND. It is now reserved and must be left unconnected

(N/C).

7. Previously, PGA370 socket designs defined this pin as a GND. It is now CLKREF.
8. For Uniprocessor designs, this pin is not used and it is defined as RESERVED. Refer to the Pentium

processor Specification Update for a complete listing of processors that support DP operation.

9. Future low voltage AGTL PGA370 designs will redefine this pin as V

TT

. Refer to the appropriate platform

design guide for connectivity and to the Pentium

III processor Specification Update for a complete listing of

processors that support the new pinout definition.

10.Future low voltage AGTL PGA370 designs define these pins as GND. Refer to the appropriate platform

design guide for connectivity and to the Pentium

III processor Specification Update for a complete listing of

processors that support the new pinout definition.

11. Future low voltage AGTL PGA370 designs define this pin as RESERVED and must be left unconnected.

Refer to the appropriate platform design guide for connectivity.

12.Future low voltage AGTL PGA370 designs will redefine these pins. Refer to the appropriate platform design

guide for connectivity and to the Pentium

III processor Specification Update for a complete listing of

processors that support the new pinout definition.

13.On AGTL and differential clock platforms, this pin is defined as BCLK#.