Intel III Xeon 500 MHz 80525KX500512 User Manual

91

On the active-to-inactive transition of RESET#, each processor samples FLUSH# to determine its 
power-on configuration. See Pentium

 II Processor Developer’s Manual for details.

If two processors are configured in a Functional Redundancy Checking (FRC) master/checker pair, 
as a single “logical” processor, the FRCERR (Functional Redundancy Checking Error) signal is 
asserted by the checker if a mismatch is detected between the internally sampled outputs and the 
master’s outputs. The checker's FRCERR output pin must be connected with the master's FRCERR 
input pin in this configuration.

For point-to-point connections, the checker always compares against the master's outputs. For 
bussed single-driver signals, the checker compares against the signal when the master is the only 
allowed driver. For bussed multiple-driver wired-OR signals, the checker compares against the 
signal only if the master is expected to drive the signal low

When a processor is configured as an FRC checker, FRCERR is toggled during its reset action. A 
checker asserts FRCERR for approximately 1 second after the active-to-inactive transition of 
RESET# if it executes its Built-In Self-Test (BIST). When BIST execution completes, the checker 
processor deasserts FRCERR if BIST completed successfully, and continues to assert FRCERR if 
BIST fails. If the checker processor does not execute the BIST action, then it keeps FRCERR 
asserted for approximately 20 clocks and then deasserts it.

All asynchronous signals must be externally synchronized to BCLK by system logic during FRC 
mode operation.

The HIT# (Snoop Hit) and HITM# (Hit Modified) signals convey transaction snoop operation 
results, and must connect the appropriate pins of all Pentium 

III

 Xeon processor system bus agents. 

Any such agent may assert both HIT# and HITM# together to indicate that it requires a snoop stall, 
which can be continued by reasserting HIT# and HITM# together.

The IERR# (Internal Error) signal is asserted by a processor as the result of an internal error. 
Assertion of IERR# is usually accompanied by a SHUTDOWN transaction on the Pentium 

III

 Xeon 

processor system bus. This transaction may optionally be converted to an external error signal (e.g., 
NMI) by system core logic. The processor will keep IERR# asserted until it is handled in software, 
or with the assertion of RESET#, BINIT#, or INIT#.

The IGNNE# (Ignore Numeric Error) signal is asserted to force the processor to ignore a numeric 
error and continue to execute noncontrol floating-point instructions. If IGNNE# is deasserted, the 
processor generates an exception on a noncontrol floating-point instruction if a previous floating-
point instruction caused an error. IGNNE# has no effect when the NE bit in control register 0 is set.

IGNNE# is an asynchronous signal. However, to ensure recognition of this signal following an I/O 
write instruction, it must be valid along with the TRDY# assertion of the corresponding I/O Write 
bus transaction.