Intel G550 CM8062307261218 User Manual

 Processor on 0.13 Micron Process in the 478-Pin Package Datasheet

75

DRDY#

Input/

Output

DRDY# (Data Ready) is asserted by the data driver on each data transfer, 
indicating valid data on the data bus. In a multi-common clock data transfer, 
DRDY# may be deasserted to insert idle clocks. This signal must connect the 
appropriate pins of all processor system bus agents.

DSTBN[3:0]#

Input/

Output

Data strobe used to latch in D[63:0]#.

DSTBP[3:0]#

Input/

Output

Data strobe used to latch in D[63:0]#.

FERR#/PBE#

Output

FERR#/PBE# (floating point error/pending break event) is a multiplexed signal 
that is qualified by STPCLK#. When STPCLK# is not asserted, FERR# indicates 
a floating-point error and will be asserted when the processor detects an 
unmasked floating-point error. When STPCLK# is not asserted, FERR#/PBE# is 
similar to the ERROR# signal on the Intel 387 coprocessor, and is included for 
compatibility with systems using MS-DOS*-type floating-point error reporting. 
When STPCLK# is asserted, an assertion of FERR#/PBE# indicates that the 
processor has a pending break event waiting for service. The assertion of 
FERR#/PBE# indicates that the processor should be returned to the Normal 
state. When FERR#/PBE# is asserted, indicating a break event, it will remain 
asserted until STPCLK# is deasserted. For addition information on the pending 
break event functionality, including the identification of support of the feature and 
enable/disable information, refer to the Intel Architecture Software Developer’s 
Manual and the Intel Processor Identification and the CPUID Instruction 
application note.

GTLREF

Input

GTLREF determines the signal reference level for AGTL+ input pins. GTLREF 
should be set at 2/3 VCC. GTLREF is used by the AGTL+ receivers to determine 
if a signal is a logical 0 or a logical 1. Refer to 

 for the appropriate Platform 

Design Guide for details on implementation.

HIT#

HITM#

Input/

Output

Input/

Output

HIT# (Snoop Hit) and HITM# (Hit Modified) convey transaction snoop operation 
results. Any system bus agent may assert both HIT# and HITM# together to 
indicate that it requires a snoop stall, which can be continued by reasserting 
HIT# and HITM# together.

IERR#

Output

IERR# (Internal Error) is asserted by a processor as the result of an internal 
error. Assertion of IERR# is usually accompanied by a SHUTDOWN transaction 
on the processor system bus. This transaction may optionally be converted to an 
external error signal (e.g., NMI) by system core logic. The processor will keep 
IERR# asserted until the assertion of RESET#. 

NOTE: This signal does not have on-die termination and must be terminated on 

the system board.

D[15:0]#, DBI0# 

DSTBN0#

D[31:16]#, DBI1# 

DSTBN1#

D[47:32]#, DBI2# 

DSTBN2#

D[63:48]#, DBI3# 

DSTBN3#

D[15:0]#, DBI0# 

DSTBP0#

D[31:16]#, DBI1# 

DSTBP1#

D[47:32]#, DBI2# 

DSTBP2#

D[63:48]#, DBI3# 

DSTBP3#