Transcend TS4GHR72V1C User Manual

 

 

 

DDR4  Registered  DIMM  is  high-speed,  low  power 

memory  module  that  use  1Gx4bits  DDR4  SDRAM  in 

FBGA  package  and  a  4Kbits  serial  EEPROM  on  a 

288-pin printed circuit board. DDR4 Registered DIMM is a 

Dual  In-Line  Memory  Module  and  is  intended  for 

mounting into 288-pin edge connector sockets. 

Synchronous design allows precise cycle control with the 

use of system clock. Data I/O transactions are possible 

on both edges of DQS. Range of operation frequencies, 

programmable latencies allow the same device to be 

useful for a variety of high bandwidth, high performance 

memory system applications. 

 



  RoHS compliant products. 



  JEDEC standard 1.2V ± 0.06V power supply 



  VDDQ=1.2V ± 0.06V 



  Clock Freq: 1067MHZ for 2133Mb/s/Pin. 



  Programmable CAS Latency: 10,11,12,13,14,15,16 



  Programmable Additive Latency (Posted /CAS):   

0,CL-2 or CL-1 clock 



  Programmable /CAS Write Latency (CWL)   

= 11, 14(DDR4-2133) 



  8 bit pre-fetch 



  Burst Length: 4, 8 



  Bi-directional Differential Data-Strobe 



  On Die Termination with ODT pin 



  Serial presence detect with EEPROM 



  On DIMM Thermal Sensor 

Function 

A0~A15 

Register address input 

BA0, BA1 

Register bank select input 

BG0, BG1 

Register bank group select input 

RAS_n 

Register row address strobe input 

CAS_n 

Register column address strobe 
input 

WE_n 

Register write enable input 

CS0_n, CS1_n, 

CS2_n, CS3_n 

DIMM Rank Select Lines input 

CKE0, CKE1 

Register clock enable lines input 

ODT0, ODT1 

Register on-die termination control 
lines input 

ACT_n 

Register input for activate input 

DQ0~Q63 

DIMM memory data bus 

CB0~B7 

DIMM ECC check bits 

TDQS9_t~TDQS17_t 

TDQS9_c~TDQS17_c 

Dummy loads for mixed populations 
of x4 based and x8 based RDIMMs. 

DQS0_t~DQS17_t 

Data Buffer data strobes 
(positive line of differential pair) 

DQS0_c~DQS17_c 

Data Buffer data strobes 
(negative line of differential pair) 

CK0_t, CK1_t 

Register clock input (positive line of 
differential pair) 

CK0_c, CK1_c 

Register clocks input (negative line 
of differential pair) 

SCL 

I2C serial bus clock for SPD/TS 
and register 

SDA 

I2C serial bus data line for SPD/TS 
and register 

SA0~SA2 

I2C slave address select for 
SPD/TS and register 

PAR 

Register parity input 

VDD 

SDRAM core power supply 

VREFCA 

SDRAM command/address 
reference supply 

VSS 

Power supply return (ground) 

VDDSPD 

Serial SPD/TS positive power 
supply 

ALERT_n 

Register ALERT_n output 

VPP 

SDRAM activating power supply 

RESET_n 

Set Register and SDRAMs to a 
Known State 

EVENT_n 

SPD signals a thermal event has 
occurred. 

VTT 

SDRAM I/O termination supply 

RFU 

Reserved for future use 

NC 

No Connection