Microchip Technology ARD00330 Data Sheet

 2011 Microchip Technology Inc.

DS80508C-page 3

In extremely rare cases when configured for I

2

C™

slave reception, the MSSP module may not
receive the correct data. This occurs only if the
Serial Receive/Transmit Buffer register (SSPBUF)
is not read within a window after the SSPIF
interrupt (PIR1<3>) has occurred.

The issue can be resolved in either of these ways:
• Prior to the I

2

C slave reception, enable the 

clock stretching feature.
This is done by setting the SEN bit
(SSPCON2<0>).

• Each time the SSPIF bit is set, read the 

SSPBUF before the first rising clock edge of the 
next byte being received.

In rare situations when interrupts are enabled,
unexpected results may occur if:
• The EUSART is disabled (SPEN bit 

(RCSTAx<7>) = 0)

• The EUSART is re-enabled (RCSTAx<7> = 1)
• A two-cycle instruction is executed

Add a 2 T

CY

 delay after re-enabling the EUSART.

1. Disable receive interrupts (RCxIE bit

(PIE1<5>) = 0).

2. Disable the EUSART (RCSTAx<7> = 0).
3. Re-enable the EUSART (RCSTAx<7> = 1).
4. Re-enable receive interrupts (PIE1<5> = 1).

(This is the first T

CY

 delay.)

5. Execute a NOP instruction.

(This is the second T

CY

 delay.)

The INTRC is not automatically enabled as the
clock source for the RTCC module when the
INTRC clock is selected (CONFIG3L<1> = 0) and
the RTCC module is enabled (RTCCFG<7> = 1).

In order to enable the INTRC, at least one of the
following has to be enabled:
1. Watchdog Timer Enable bit (WDTEN,

CONFIG1L<0>).

2. Two-Speed Start-up Enable bit (IESO,

CONFIG2L<7>).

3. Fail-Safe Clock Monitor Enable bit (FCMEN,

CONFIG2L<6>).

This document summarizes all silicon
errata issues from all revisions of silicon,
previous as well as current. Only the
issues indicated by the shaded column in
the following tables apply to the current
silicon revision (A1, A3).

X

X

X

X

X