Microchip Technology MA180025 Data Sheet

DS39933D-page 76

 2010 Microchip Technology Inc.

TOSU

—

—

—

Top-of-Stack Upper Byte (TOS<20:16>)

---0 0000

TOSH

Top-of-Stack High Byte (TOS<15:8>)

0000 0000

TOSL

Top-of-Stack Low Byte (TOS<7:0>)

0000 0000

STKPTR

STKFUL

STKUNF

—

Return Stack Pointer

uu-0 0000

PCLATU

—

—

bit  21

Holding Register for PC<20:16>

---0 0000

PCLATH

Holding Register for PC<15:8>

0000 0000

PCL

PC Low Byte (PC<7:0>)

0000 0000

TBLPTRU

—

—

bit 21

Program Memory Table Pointer Upper Byte (TBLPTR<20:16>)

--00 0000

TBLPTRH

Program Memory Table Pointer High Byte (TBLPTR<15:8>)

0000 0000

TBLPTRL

Program Memory Table Pointer Low Byte (TBLPTR<7:0>)

0000 0000

TABLAT

Program Memory Table Latch

0000 0000

PRODH

Product Register High Byte

xxxx xxxx

PRODL

Product Register Low Byte

xxxx xxxx

INTCON

GIE/GIEH

PEIE/GIEL

TMR0IE

INT0IE

RBIE

TMR0IF

INT0IF

RBIF

0000 000x

INTCON2

RBPU

INTEDG0

INTEDG1

INTEDG2

INTEDG3

TMR0IP

INT3IP

RBIP

1111 1111

INTCON3

INT2IP

INT1IP

INT3IE

INT2IE

INT1IE

INT3IF

INT2IF

INT1IF

1100 0000

INDF0

Uses contents of FSR0 to address data memory – value of FSR0 not changed (not a physical register)

N/A

POSTINC0

Uses contents of FSR0 to address data memory – value of FSR0 post-incremented (not a physical register)

N/A

POSTDEC0

Uses contents of FSR0 to address data memory – value of FSR0 post-decremented (not a physical register)

N/A

PREINC0

Uses contents of FSR0 to address data memory – value of FSR0 pre-incremented (not a physical register)

N/A

PLUSW0

Uses contents of FSR0 to address data memory – value of FSR0 pre-incremented (not a physical register) – 
value of FSR0 offset by W

N/A

FSR0H

—

—

—

—

Indirect Data Memory Address Pointer 0 High Byte

---- xxxx

FSR0L

Indirect Data Memory Address Pointer 0 Low Byte

xxxx xxxx

WREG

Working Register

xxxx xxxx

INDF1

Uses contents of FSR1 to address data memory – value of FSR1 not changed (not a physical register)

N/A

POSTINC1

Uses contents of FSR1 to address data memory – value of FSR1 post-incremented (not a physical register)

N/A

POSTDEC1

Uses contents of FSR1 to address data memory – value of FSR1 post-decremented (not a physical register)

N/A

PREINC1

Uses contents of FSR1 to address data memory – value of FSR1 pre-incremented (not a physical register)

N/A

PLUSW1

Uses contents of FSR1 to address data memory – value of FSR1 pre-incremented (not a physical register) – 
value of FSR1 offset by W

N/A

FSR1H

—

—

—

—

Indirect Data Memory Address Pointer 1 High Byte

---- xxxx

FSR1L

Indirect Data Memory Address Pointer 1 Low Byte

xxxx xxxx

BSR

—

—

—

—

Bank Select Register

---- 0000

INDF2

Uses contents of FSR2 to address data memory – value of FSR2 not changed (not a physical register)

N/A

POSTINC2

Uses contents of FSR2 to address data memory – value of FSR2 post-incremented (not a physical register)

N/A

POSTDEC2

Uses contents of FSR2 to address data memory – value of FSR2 post-decremented (not a physical register)

N/A

PREINC2

Uses contents of FSR2 to address data memory – value of FSR2 pre-incremented (not a physical register)

N/A

PLUSW2

Uses contents of FSR2 to address data memory – value of FSR2 pre-incremented (not a physical register) – 
value of FSR2 offset by W

N/A

FSR2H

—

—

—

—

Indirect Data Memory Address Pointer 2 High Byte

---- xxxx

FSR2L

Indirect Data Memory Address Pointer 2 Low Byte

xxxx xxxx

STATUS

—

—

—

N

OV

Z

DC

C

---x xxxx

x

 = unknown, u = unchanged, - = unimplemented, q = value depends on condition, r = reserved, do not modify

Bit 21 of the PC is only available in Test mode and Serial Programming modes.

These registers and/or bits are available only on 80-pin devices; otherwise, they are unimplemented and read as ‘0’. Reset states shown are 
for 80-pin devices.

Alternate names and definitions for these bits when the MSSP module is operating in I

2

C™ Slave mode. See Section 18.4.3.2 “Address 

Masking” for details.

The PLLEN bit is only available in specific oscillator configurations; otherwise, it is disabled and reads as ‘0’. See Section 3.4.3 “PLL 
Frequency Multiplier” for details.

RA<7:6> and their associated latch and direction bits are configured as port pins only when the internal oscillator is selected as the default 
clock source (FOSC2 Configuration bit = 0); otherwise, they are disabled and these bits read as ‘0’.