Microchip Technology DM183021 Data Sheet

 2010 Microchip Technology Inc.

DS39616D-page 125

    

RE0/AN6

RE0

0

O

DIG

LATE<0> data output; not affected by analog input.

1

I

ST

PORTE<0> data input; disabled when analog input is enabled.

AN6

1

I

ANA

A/D Input Channel 6. Default input configuration on POR.

RE1/AN7

RE1

0

O

DIG

LATE<1> data output; not affected by analog input.

1

I

ST

PORTE<1> data input; disabled when analog input is enabled.

AN7

1

I

ANA

A/D Input Channel 7. Default input configuration on POR.

RE2/AN8

RE2

0

O

DIG

LATE<2> data output; not affected by analog input.

1

I

ST

PORTE<2> data input; disabled when analog input is enabled.

AN8

1

I

ANA

A/D Input Channel 8. Default input configuration on POR.

MCLR/V

PP

/RE3

MCLR

—

I

ST

External Master Clear input; enabled when MCLRE Configuration bit 
is set.

V

PP

—

I

ANA

High-Voltage Detection; used for ICSP™ mode entry detection. Always 
available, regardless of pin mode.

RE3

—

I

ST

PORTE<3> data input; enabled when MCLRE Configuration bit is 
clear. 

DIG = Digital level output; TTL = TTL input buffer; ST = Schmitt Trigger input buffer; ANA = Analog level input/output; 
x

 = Don’t care (TRIS bit does not affect port direction or is overridden for this option).

All PORTE pins are only implemented on 40/44-pin devices.

RE3 does not have a corresponding TRIS bit to control data direction.

PORTE

—

—

—

—

RE3

RE2

RE1

RE0

LATE

—

—

—

—

—

LATE Data Output Register

TRISE

—

—

—

—

—

PORTE Data Direction Register

ANSEL0

ANS7

ANS6

ANS5

ANS4

ANS3

ANS2

ANS1

ANS0

ANSEL1

—

—

—

—

—

—

—

ANS8

— = unimplemented, read as ‘0’. Shaded cells are not used by PORTE.

Implemented only when Master Clear functionality is disabled (CONFIG3H<7> = 0). It is available for 
PIC18F4331/4431 devices only.

ANS5 through ANS8 are available only on PIC18F4331/4431 devices.