Microchip Technology DM163025-1 Data Sheet

DS30684A-page 62

 2012 Microchip Technology Inc.

4.4.3

RC_IDLE MODE

In RC_IDLE mode, the CPU is disabled but the periph-
erals continue to be clocked from the internal oscillator
block from the HFINTOSC multiplexer output. This
mode allows for controllable power conservation during
Idle periods.
From RC_RUN, this mode is entered by setting the
IDLEN bit and executing a SLEEP instruction. If the
device is in another Run mode, first set IDLEN, then set
the SCS1 bit and execute SLEEP. It is recommended
that SCS0 also be cleared, although its value is
ignored, to maintain software compatibility with future
devices. The HFINTOSC multiplexer may be used to
select a higher clock frequency by modifying the IRCF
bits before executing the SLEEP instruction. When the
clock source is switched to the HFINTOSC multiplexer,
the primary oscillator is shut down and the OSTS bit is
cleared.
If the IRCF bits are set to any non-zero value, or the
INTSRC bits are set, the HFINTOSC output is enabled.
The HFIOFS bit becomes set after the HFINTOSC
output stabilizes after an interval of T

IOBST

. For

information on the HFIOFS bit, see 

. 

Clocks to the peripherals continue while the
HFINTOSC source stabilizes. The HFIOFS bit will
remain set if the IRCF bits were previously set at a non-
zero value or if INTSRC was set before the SLEEP
instruction was executed and the HFINTOSC source
was already stable. If the IRCF bits and INTSRC are all
clear, the HFINTOSC output will not be enabled, the
HFIOFS bit will remain clear and there will be no
indication of the current clock source.
When a wake event occurs, the peripherals continue to
be clocked from the HFINTOSC multiplexer output.
After a delay of T

CSD

 following the wake event, the CPU

begins executing code being clocked by the
HFINTOSC multiplexer. The IDLEN and SCS bits are
not affected by the wake-up. The INTRC source will
continue to run if either the WDT or the Fail-Safe Clock
Monitor is enabled.

An exit from Sleep mode or any of the Idle modes is
triggered by any one of the following:
• an interrupt
• a  Reset
• a Watchdog Time-out
This section discusses the triggers that cause exits
from power-managed modes. The clocking subsystem
actions are discussed in each of the power-managed
modes (see 

and 

4.5.1

EXIT BY INTERRUPT

Any of the available interrupt sources can cause the
device to exit from an Idle mode or the Sleep mode to
a Run mode. To enable this functionality, an interrupt
source must be enabled by setting its enable bit in one
of the INTCON or PIE registers. The exit sequence is
initiated when the corresponding interrupt flag bit is set.
The instruction immediately following the SLEEP
instruction is executed on all exits by interrupt from Idle
or Sleep modes. Code execution then branches to the
interrupt vector if the GIE/GIEH bit of the INTCON
register is set, otherwise code execution continues
without branching (see Section 10.0 “Interrupts”).
A fixed delay of interval T

CSD

 following the wake event

is required when leaving Sleep and Idle modes. This
delay is required for the CPU to prepare for execution.
Instruction execution resumes on the first clock cycle
following this delay.

4.5.2

EXIT BY WDT TIME-OUT

A WDT time-out will cause different actions depending
on which power-managed mode the device is in when
the time-out occurs.
If the device is not executing code (all Idle modes and
Sleep mode), the time-out will result in an exit from the
power-managed mode (see 

 and 

). If the device

is executing code (all Run modes), the time-out will
result in a WDT Reset (see 

The WDT timer and postscaler are cleared by any one
of the following:
• executing a SLEEP instruction
• executing a CLRWDT instruction
• the loss of the currently selected clock source 

when the Fail-Safe Clock Monitor is enabled 

• modifying the IRCF bits in the OSCCON register 

when the internal oscillator block is the device 
clock source