Microchip Technology ADM00317 Data Sheet

© 2011-2012 Microchip Technology Inc.

DS22272C-page 35

The MCP4706, MCP4716, and MCP4726 devices are
single channel voltage output 8-bit, 10-bit, and 12-bit
DAC devices with nonvolatile memory (EEPROM) and
an I

2

C serial interface. This family will be referred to as

MCP47X6. 

The devices use a resistor ladder architecture. The
resistor ladder DAC is driven from a software
selectable voltage reference source. The source can
be either the device’s internal V

DD

 or the external V

REF

pin voltage.

The DAC output is buffered with a low power and
precision output amplifier (op amp). This output
amplifier provides a rail-to-rail output with low offset
voltage and low noise. The gain of the output buffer is
software configurable. 

This device also has user programmable nonvolatile
memory (EEPROM), which allows the user to save the
desired POR/BOR value of the DAC register and
device Configuration bits. 

The devices use a two-wire I

2

C serial communication

interface and operate with a single supply voltage from
2.7V to 5.5V.

The internal Power-on Reset (POR)/Brown-out Reset
(BOR) circuit monitors the power supply voltage (V

DD

)

during operation. This circuit ensures correct device
start-up at system power-up and power-down events.
V

RAM

 is the RAM retention voltage and is always lower

than the POR trip point voltage.

POR occurs as the voltage is rising (typically from 0V),
while BOR occurs as the voltage is falling (typically
from V

DD(MIN)

 or higher). 

When the rising V

DD

 voltage crosses the V

POR

 trip

point, the following occurs:

• Nonvolatile DAC register value latched into 

volatile DAC register 

• Nonvolatile Configuration bit values latched into 

volatile Configuration bits 

• POR Status bit is set (“1”)

• The Reset delay timer starts; when timer times 

out (t

PORD

), the I

2

C interface is operational. 

The analog output (V

OUT

) state will be determined by

the state of the volatile Configuration bits and the DAC
register. This is called a POR Reset (event).

When the falling V

DD

 voltage crosses the V

POR

 trip

point, the following occurs: 

• Device is forced into a power-down state 

(PD1:PD0 = 11). Analog circuitry is turned off. 

• Volatile DAC register is forced to 000h

• Volatile Configuration bits V

REF1

, V

REF0

 and G 

are forced to ‘0’

 illustrates the conditions for power-up and

power-down events under typical conditions. 

      

V

POR

 

T

PORD

 

V

DD(MIN

) 

Normal Operation

BOR Reset, 
volatile DAC Register = 000h
volatile VREF1:VREF0 = 00

Device in 

Below 

V

RAM

 

Device in

POR state

unknown
state

minimum 
operating 
voltage

Device in
unknown
state

Device 
in power
down 
state

(60 µs max.)

volatile G = 0 
volatile PD1:PD0 = 11

V

BOR

 

Volatile memory 
retains data value

Volatile memory
becomes corrupted 

POR starts Reset Delay Timer.
When timer times out, I

2

C™ interface

can operate (if V

DD

 >= V

DD(MIN)

)

EEPROM data latched into volatile
Configuration bits and DAC register.
POR Status bit is set (“1”)

POR Reset forced active