Intel Xeon Quad Core E5410 BX80574E5410 User Manual

Product codes
BX80574E5410
Page of 12
For more information, visit 
www.intel.com/xeon.
A Deep Look Inside the Enhanced  
Intel® Core™ Microarchitecture
Building on the already rich Intel® 64 instruction set architecture 
(ISA), Quad-Core and Dual-Core Intel Xeon processor 5400 and 
5200 series have new a instruction set that help the processors 
to deliver superior performance and energy efficiency to a broad 
range of 32-bit and 64-bit applications. These new instructions 
include:
•  Streaming SIMD Extensions 4 (SSE4) that will provide building 
blocks for delivering expanded capabilities, enhanced perfor-
mance, and greater energy efficiency for many applications.
•  Application Targeted Accelerators that will provide a  
new foundation for delivering low latency, lower power  
fixed-function capabilities for targeted applications.
These instructions represent another milestone in Intel's new 
cadence for the continuous development of next-generation 
silicon processes and processor architecture. Applications that 
will benefit include those involving graphics, video encoding and 
processing, 3-D imaging, gaming, web servers, and application 
servers. High-performance applications that will benefit include 
data mining; database; complex searching and pattern matching 
algorithms; audio, video, image, and data compression algorithms; 
parsing and state machine-based algorithms; and many more.  
In addition, technical compute server platforms based on the 
Quad-Core Intel Xeon processor 5400 series also support many 
advanced technologies that help companies enhance operations, 
reduce costs, and speed productivity, including: 
•  High-performance radix 16 dividers: that roughly double 
the divider speed over previous generations for scientific 
computations, 3D transformations, and other mathematically 
intensive functions.
•  Higher Bus Speeds: up to 1600 MHz for targeted segments 
such as HPC. 
•  Super Shuffle Engine: a single-pass shuffle unit that is  
128-bits wide, 45nm processors can perform this full-width 
shuffle in a single cycle. This significantly improves perfor-
mance for SSE2, SSE3 and SSE4 instructions that have  
shuffle-like operations such as pack, unpack and wider 
packed shifts, increasing performance for content creation, 
imaging, video, and high-performance computing.