Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

Generic clock generation

A generic clock is enabled by writing the CEN bit in GCCTRL to 1. Each generic clock can use

either Oscillator 0 or 1 or PLL0 or 1 as source, as selected by the PLLSEL and OSCSEL bits.

The source clock can optionally be divided by writing DIVEN to 1 and the division factor to DIV,

resulting in the output frequency:

f

GCLK

 = f

SRC

 /

 (2*(DIV+1))

The generic clock can be disabled by writing CEN to 0 or entering a sleep mode that disables

the PB clocks. In either case, the generic clock will be switched off on the first falling edge after

the disabling event, to ensure that no glitches occur. If CEN is written to 0, the bit will still read as

1 until the next falling edge occurs, and the clock is actually switched off. When writing CEN to 0,

the other bits in GCCTRL should not be changed until CEN reads as 0, to avoid glitches on the

generic clock.
When the clock is disabled, both the prescaler and output are reset.

When changing generic clock frequency by writing GCCTRL, the clock should be switched off by

the procedure above, before being re-enabled with the new clock source or division setting. This

prevents glitches during the transition.

Divider

0

1

Osc0 clock

PLL0 clock

PLLSEL

OSCSEL

Osc1 clock

PLL1 clock

Generic Clock

DIV

0

1

DIVEN

Mask

CEN

Sleep

Controller

32058K

AVR32-01/12