Intel 1.00 GHz BX80530F1000256 Data Sheet

48

For 

 through 

, the following apply:

1.

 through 

 are to be used in conjunction with 

 through 

2. All AC timings for the AGTL+ signals at the processor edge fingers are referenced to the 

BCLK rising edge at 0.50 V. This reference is to account for trace length and capacitance on 
the processor substrate, allowing the processor core to receive the signal with a reference at 
1.25 V. All AGTL+ signal timings (address bus, data bus, etc.) are referenced at 1.00 V at the 
processor edge fingers.

3. All AC timings for the AGTL+ signals at the processor core pins are referenced to the BCLK 

rising edge at 1.25 V. All AGTL+ signal timings (address bus, data bus, etc.) are referenced at 
1.00 V at the processor core pins.

4. All AC timings for the CMOS signals at the processor edge fingers are referenced to the 

BCLK rising edge at 0.50 V. This reference is to account for trace length and capacitance on 
the processor substrate, allowing the processor core to receive the signal with a reference at 
1.25 V. All CMOS signal timings (compatibility signals, etc.) are referenced at 1.25 V at the 
processor edge fingers. 

5. All AC timings for the APIC I/O signals at the processor edge fingers are referenced to the 

PICCLK rising edge at: 0.7 V for S.E.P. and PPGA packages and 0.75 V for the FC-PGA/
FC-PGA2 packages. All APIC I/O signal timings are referenced at 1.25 V for S.E.P. and 
PPGA packages and 0.75 V for the FC-PGA/FC-PGA2 packages at the processor edge 
fingers.

6. All AC timings for the TAP signals at the processor edge fingers are referenced to the TCK 

rising edge at 0.70 V for S.E.P. and PPGA packages and 0.75 V for the FC-PGA/FC-PGA2 
packages. All TAP signal timings (TMS, TDI, etc.) are referenced at 1.25 V for S.E.P. and 
PPGA packages and 0.75 V for the FC-PGA/FC-PGA2 packages at the processor edge 
fingers.

BCLK at

Edge Fingers

0.5V

BCLK at

Core Logic

1.25V

T1B'