Intel III 1.13 GHz BX80530C1133256 User Manual

41

1. All signals, during their invalid states, must be guarded against spurious levels from effecting the platform

during processor power-up sequence.

2. Configuration Input signals include: A[14:5], BR0#, BR1#, INIT#. For timing of these signals, please refer to

Table 17

and

Figure 13

.

For

Figure 9

through

Figure 15

, the following apply:

1.

Figure 9

through

Figure 15

are to be used in conjunction with

Table 14

through

Table 20

.

2. All AC timings for the AGTL+ signals at the processor pins are referenced to the BCLK rising

edge at 1.25 V. All AGTL+ signal timings (address bus, data bus, etc.) are referenced at 1.00 V
at the processor pins.

3. All AC timings for the APIC I/O signals at the processor pins are referenced to the PICCLK

rising edge at 1.25 V. All APIC I/O signal timings are referenced at 0.75 V at the processor
pins.

4. All AC timings for the TAP signals at the processor pins are referenced to the TCK rising edge

at 0.75 V. All TAP signal timings (TMS, TDI, etc.) are referenced at 0.75 V at the processor
pins.

V i h

B C L K #

B C L K

V il

V c ro s s

T p

T p = T 1 ( B C L K P e r io d )

N O T E : S in g le - E n d e d c lo c k u s e s B C L K o n ly ,
D if f e r e n tia l c lo c k u s e s B L C K a n d B C L K #