Intel D2500 DF8064101055400 Data Sheet

38

Datasheet - Volume 1 of 2

The multi-level cache is a three-level cache system consisting of two modules, the main 

cache module and a request management and formatting module. The request 

management module also provides Level-0 caching for texture and unified shader core 

requests. 

The request management module can accept requests from the data scheduler, unified 

shaders and texture modules. Arbitration is performed between the three data 

streams, and the cache module also performs any texture decompression that may be 

required.

The 2D registers are a combination of registers defined for the original Video Graphics 

Array (VGA) and others that Intel has added to support graphics modes that have color 

depths, resolutions, and hardware acceleration features that go beyond the original 

VGA standard.

Use of this BLT engine accelerates the Graphical User Interface (GUI) of Microsoft 

Windows* operating systems. The 128-bit BLT Engine provides hardware acceleration 

of block transfers of pixel data for many common Windows operations. The term BLT 

refers to a block transfer of pixel data between memory locations. The BLT engine can 

be used for the following:

•

Move rectangular blocks of data between memory locations

•

Data Alignment

•

Perform logical operations (raster ops)

The rectangular block of data does not change as it is transferred between memory 

locations. The allowable memory transfers are between: cacheable system memory 

and frame buffer memory, frame buffer memory and frame buffer memory, and within 

system memory. Data to be transferred can consist of regions of memory, patterns, or 

solid color fills. A pattern will always be 8x8 pixels wide and may be 8, 16, or 32 bits 

per pixel.

The BLT engine has the ability to expand monochrome data into a color depth of 8, 16, 

or 32 bits. BLTs can be either opaque or transparent. Opaque transfers move the data 

specified to the destination. Transparent transfers compare destination color to source 

color and write according to the mode of transparency selected.

Data is horizontally and vertically aligned at the destination. If the destination for the 

BLT overlaps with the source memory location, the graphics controller can specify 

which area in memory to begin the BLT transfer. Hardware is included for all 256 raster 

operations (Source, Pattern, and Destination) defined by Microsoft, including 

transparent BLT.