Intel 8XC196MD User Manual

C-36

0

OVRTM1

Timer 1 Overflow/Underflow

Setting this bit enables the timer 1 overflow/underflow interrupt.

The timer 1 and timer 2 overflow/underflow interrupts are associated with 
the overflow/underflow timer interrupt (OVRTM). Setting INT_MASK.0 
enables OVRTM.

Address:

Reset State:

1FBCH

AAH

The peripheral interrupt mask (PI_MASK) register enables or disables (masks) interrupt requests 
associated with the peripheral interrupt (PI), the serial port interrupt (SPI), and the overflow/underflow 
timer interrupt (OVRTM).

—

—

—

WG

—

OVRTM2

—

OVRTM1

—

COMP5

—

WG

—

OVRTM2

—

OVRTM1

—

SP1

—

SP0

—

OVRTM2

—

OVRTM1