Texas Instruments TSB12LV26 Manual De Usuario
iii
Contents
Section
Title
Page
1
Introduction
1–1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1
Description
1–1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2
Features
1–1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3
Related Documents
1–2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4
Ordering Information
1–2
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2
Terminal Descriptions
2–1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
TSB12LV26 Controller Programming Model
3–1
. . . . . . . . . . . . . . . . . . . . . . . . .
3.1
PCI Configuration Registers
3–3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2
Vendor ID Register
3–3
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3
Device ID Register
3–4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4
Command Register
3–4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5
Status Register
3–5
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6
Class Code and Revision ID Register
3–6
. . . . . . . . . . . . . . . . . . . . . . . . . .
3.7
Latency Timer and Class Cache Line Size Register
3–6
. . . . . . . . . . . . . .
3.8
Header Type and BIST Register
3–7
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9
OHCI Base Address Register
3–7
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10
TI Extension Base Address Register
3–8
. . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11
Subsystem Identification Register
3–8
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12
Power Management Capabilities Pointer Register
3–9
. . . . . . . . . . . . . . .
3.13
Interrupt Line and Pin Register
3–9
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.14
MIN_GNT and MAX_LAT Register
3–10
. . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.15
OHCI Control Register
3–10
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.16
Capability ID and Next Item Pointer Register
3–11
. . . . . . . . . . . . . . . . . . . .
3.17
Power Management Capabilities Register
3–12
. . . . . . . . . . . . . . . . . . . . . .
3.18
Power Management Control and Status Register
3–13
. . . . . . . . . . . . . . . .
3.19
Power Management Extension Register
3–13
. . . . . . . . . . . . . . . . . . . . . . . .
3.20
Miscellaneous Configuration Register
3–14
. . . . . . . . . . . . . . . . . . . . . . . . . .
3.21
Link Enhancement Control Register
3–15
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.22
Subsystem Access Register
3–16
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.23
GPIO Control Register
3–17
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
OHCI Registers
4–1
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1
OHCI Version Register
4–4
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2
GUID ROM Register
4–5
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3
Asynchronous Transmit Retries Register
4–6
. . . . . . . . . . . . . . . . . . . . . . .
4.4
CSR Data Register
4–6
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5
CSR Compare Register
4–7
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6
CSR Control Register
4–7
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .