jetway 601cfr1c Manual De Usuario

 
 
 
                                                                                                                                                                                                                                                                                                                                                

 
 
 

 

When synchronous DRAM is installed, the number of clock cycles of CAS latency depends 
on the DRAM timing.  The settings are: 2 and 3. 
PCI Delay Transaction 
The chipset has an embedded 32-bit posted write buffer to support delay transactions cycles.  
Select Enabled to support compliance with PCI specification version 2.1.  The settings are: 
Enabled and Disabled. 

 

↑↓→←:Move  Enter:Select  +/-/PU/PD:Value  F10:Save  ESC:Exit  F1:General Help

 
OnChip IDE Function 

Please refer to section 3-7-1 

OnChip DEVICE Function 
Please refer to section 3-7-2 

OnChip SUPERIO Function  
Please refer to section 3-7-3 

Init Display First 
This item allows you to decide to activate whether PCI Slot or AGP VGA first.  The 
settings are: PCI Slot, AGP Slot.