Intel 2760QM FF8062701065300 Manual De Usuario

Datasheet, Volume 1

47

RESET_N

Asserting the RESET_N signal resets the processor to a known state and invalidates its 
internal caches without writing back any of their contents. Some PLL and error states 
are not effected by reset and only PWRGOOD forces them to a known state. 

TEST[4:0]

Test[4:0] must be individually connected to an appropriate power source or ground 
through a resistor for proper processor operation. 

THERMTRIP_N

Assertion of THERMTRIP_N (Thermal Trip) indicates one of two possible critical over-
temperature conditions: One, the processor junction temperature has reached a level 
beyond which permanent silicon damage may occur and Two, the system memory 
interface has exceeded a critical temperature limit set by BIOS. 

Measurement of the processor junction temperature is accomplished through multiple 
internal thermal sensors that are monitored by the Digital Thermal Sensor (DTS). 
Simultaneously, the Power Control Unit (PCU) monitors external memory temperatures 
using the dedicated SMBus interface to the DIMMs. 

If any of the DIMMs exceed the BIOS defined limits, the PCU will signal THERMTRIP_N 
to prevent damage to the DIMMs. Once activated, the processor will stop all execution 
and shut down all PLLs. To further protect the processor, its core voltage (V

CC

), V

TTA

,

V

TTD

, V

SA

, V

CCPLL

, V

CCD

 supplies must be removed following the assertion of 

THERMTRIP_N. Once activated, THERMTRIP_N remains latched until RESET_N is 
asserted. While the assertion of the RESET_N signal may de-assert THERMTRIP_N, if 
the processor's junction temperature remains at or above the trip level, THERMTRIP_N 
will again be asserted after RESET_N is de-asserted. 

This signal can also be asserted if the system memory interface has exceeded a critical 
temperature limit set by BIOS. This signal is sampled after PWRGOOD assertion.

BCLK_SELECT[1:0]

These configuration straps are used to inform the processor that a non-
standard value for BCLK is going to is been applied at reset. A "11" encoding 
on these inputs will inform the processor to run at DEFAULT BCLK = 
100 MHz. These signals have internal pull-up to V

TT

.

The encoding is as follows:

X

X

100 MHz (default)

1

1

100 MHz

1

0

125 MHz

0

1

Reserved

0

0

Reserved

CORE_VREF_CAP 

A capacitor must be connected from this land. 

CORE_RBIAS

This input is used to control bias currents. 

CORE_RBIAS_SENSE

Provides dedicated bias resistor sensing to minimize the voltage drop caused 
by packaging and platform effects. 

PROC_SEL_N

This output can be used by the platform to determine if the installed 
processor is a Intel

®

 Core™ i7 processor family for the LGA-2011 socket or a 

future processor planned for the platforms. There is no connection to the 
processor silicon for this signal. This signal is also used by the V

CCPLL

 and V

TT

rails to switch their output voltage to support future processors.

RSVD

RESERVED. All signals that are RSVD must be left unconnected on the board. 
Refer to Section 7.1.9 for details. 

SKTOCC_N

SKTOCC_N (Socket occupied) is used to indicate that a processor is present. 
This is pulled to ground on the processor package; there is no connection to 
the processor silicon for this signal. 

TESTHI_BH48

TESTHI_BF48 
TESTHI_AT50

TESTHI_XX signal must be pulled up on the board.