Analog Devices AD9641 Evaluation Board AD9641-80KITZ AD9641-80KITZ Hoja De Datos

 

Rev. B | Page 11 of 48 

After the ADC data capture board setup is complete, set up the 
SPI Controller software using the following procedure: 
1.  Start the SPI Controller software by selecting the SPI 

controller software from the Start menu or by double-
clicking the SPIController software desktop icon. If 
prompted for a configuration file, select the appropriate 
one. If not, check the title bar of the window to determine 
which configuration is loaded. If necessary, select Cfg 
Open from the File menu and select the appropriate file 
based on your part type. Note that the CHIP ID(1) field 
should be filled to indicate whether the correct SPI 
controller configuration file is loaded (see Figure 9). 

09941-

009

2.  Click the New DUT button in the SPIController window 

(see Figure 10). 

09941-

010

3.  In the ADCBase 0 tab of the SPIController window, find 

the CLKDIV(B) box (see Figure 11). If using the clock 
divider, use the drop-down box to select the correct clock 
divide ratio, if necessary. See the 

 data 

sheet; the 

Control Software; and the 

Interfacing to High Speed ADCs via SPI, for additional 
information. 

09941-

0

1

1

4.  If the ADC sample rate is less than 100 MSPS, click the PLL 

Input < 100 MSPS check box in the PLL CTRL(21) box of 
the ADCBase0 tab. If you configured the FPGA for a clock 
divider mode in Step 4 of the Setting Up the ADC Data 
Capture section, select the appropriate clock divider setting in 
the Divide ratio drop-down box located in the CLKDIV(B) 
box. If you configured the FPGA for Output Configuration 
C (two converters, one JESD204A link, one lane per link) 
in Step 4 of the Setting Up the ADC Data Capture section, 
select this option in the JTX QUICK CFG box. 

5.  Note that other settings can be changed on the ADCBase 0 

tab (see Figure 11) and the ADC A and ADC B tabs (see 
Figure 12) to set up the part in the desired mode. The 
ADCBase 0 tab settings affect the entire part, whereas the 
settings on the ADC A and ADC B tabs affect the selected 
channel only. Note that for the 

, only the ADCBase0 

and ADC A tabs are available because the device is a single-
channel ADC. See the 

 data sheet; the 

Software; and the 

High Speed ADCs via SPI, for additional information on 
the available settings. 

6.  Set the single-ended SYNC check box in the JTX LINK 

CTRL2 box on both the ADC A and ADC B tabs (or on 
only the ADC A tab for the 

) as shown in Figure 12. 

This sets the JESD input syncs to operate in singled-ended 
CMOS mode for compatibility with the FPGA configuration.