Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Hoja De Datos

ARM DDI0198D

A-9

Table A-4 describes the ARM926EJ-S processor JTAG signals.

TAP controller 
instruction register

Output

These four bits reflect the current instruction loaded 
into the TAP controller instruction register. These bits 
change when the TAP controller is in the 
UPDATE-IR state.

Not test reset

Input

This is the active LOW reset signal for the 
EmbeddedICE-RT internal state. This signal is a 
level-sensitive asynchronous reset input.

Not DBGTDO enable

Output

When LOW, indicates that the serial data is being 
driven out of the DBGTDO output. Normally used as 
an output enable for a DBGTDO pin in a packaged 
part.

Output

These five bits reflect the ID number of the scan chain 
currently selected by the TAP controller. These bits 
change when the TAP controller is in the 
UPDATE-DR state.

External scan chain 
serial input data

Output

Contains the serial data to be applied to an external 
scan chain.

External scan chain 
serial data output

Input

Contains the serial data out of an external scan chain. 
When an external scan chain is not connected, this 
signal must be tied LOW.

TAP controller state 
machine

Output

This bus reflects the current state of the TAP 
controller state machine.

Input

Synchronous test clock enable.

Input

Test data input for debug logic.

Output

Test data output from debug logic.

Input

Test mode select for TAP controller.