Fujitsu FR81S Manuel D’Utilisation

CHAPTER 23: 32-BIT INPUT CAPTURE 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : 32-BIT INPUT CAPTURE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

19 

This section shows the cycle and pulse width measurement operation. 

The edge of the external pin input is detected, and the cycle (rising or falling) and the pulse width 

(H or L) are measured with the counter.   
When measuring, a measurement value is stored in the input capture data register (MSCYn: n=4 

to 9) and the pulse width measurement data register (IPCPn: n=4 to 9). At the same time, the input 

capture is displayed that a cycle of measurement, a type of pulse width, and whether the 

measurement value exceeds the maximum value in the cycle and pulse width measurement 

control register (MSCHxy.CYCx/y, PLSx/y, OVCx/y, OVPx/y: x=4,6,8 y=5,7,9). 
The maximum value of the cycle and pulse width is FFFF_FFFFh.

 

When the maximum value is 

exceeded, the capture value of the counter is displayed as a measuring data. At the same time, the 

input capture is displayed that the measurement value exceeded the maximum value in the cycle 

measurement overflow flag (MSCH:OVCn: n=4 to 9) and the pulse width measurement overflow 

flag (MSCH:OVPn: n=4 to 9) of the cycle and pulse width measurement control register. 
After the measurement operation starts, the measurement is started by cycle or pulse width from 

the first edge. 

MN705-00010-1v0-E

894