Emerson PMT1 Manuel D’Utilisation

 On-card DRAM

PmT1 and PmE1 User’s Manual

The I

2

C EEPROM supports a bidirectional bus-oriented protocol. The protocol defines any 

device that sends data onto the bus as a transmitter and the receiving device as the receiver. 
The device controlling the transfer is the CPU, and the I

2

C EEPROM being controlled is the 

slave. The CPU always initiates data transfers and provides the clock for both transmit and 
receive operations.

Initialization software for the I

2

C EEPROM should issue a start condition immediately fol-

lowed by a stop condition to reset EEPROM to a known state, since the chip maintains its 
state even between power-ups.

The following memory map convention has been established by Emerson for data storage 
within the I

2

C EEPROM. This map allows various operating systems to store their boot 

parameters without affecting each other.

Table 4-2:

The PmT1 and PmE1 support 16-megabyte DRAM configuration four bytes wide, for data 
storage. On-card RAM occupies physical addresses starting at 0000,0000

16

. 

Note:

The DRAM is controlled by the MPC860P DRAM controller. The controller may be pro-
grammed for most memory sizes and speeds, block sizes from 32-kilobytes to 4-gigabytes, 
and write protection.

In addition to the basic DRAM control functions the MPC860P chip provides several addi-
tional DRAM-related functions. Performance enhancing features include: programmable 
delay insertion for controlling RAS recovery time, RAS low time, CAS setup before RAS time, 
row address hold time, CAS recovery time, CAS pulse width, CAS access time, and address 
access time. 

400—7FF

User nonvolatile data storage

300—3FF

Reserved for the operating system

000—2FF

Reserved for the monitor