Multi-Tech Systems 92U09J14828 Manuel D’Utilisation

PART 3 – Analog SocketModems 

Chapter 8 – SocketModem (MT9234SMI) 

Multi-Tech Systems, Inc. Universal Socket Hardware Guide for Developers (S000342P) 

132 

 

Bits 6–7:  (FIFO enabled bits). These bits will read a 1 if FIFO mode is enabled and the 16450 enable bit 

is 0 (no force of 16450 mode). 

Bits 4–5:  Reserved and always read a 0. 

Bits 1–3:  Interrupt ID bits. 

Bit 0:  

Interrupt pending. If logic 0 (in default mode), an interrupt is pending.  

When the host accesses IIR, the contents of the register are frozen. Any new interrupts will be recorded, 
but not acknowledged during the IIR access. This requires buffering bits (0–3, 6–7) during IIR reads. 

0 

1 

1 

Highest 

Overrun, parity, framing, error 
or break detect bits set by 
SocketModem Controller 

Reading the LSR 

0 

1 

0 

2

nd

 

Received data trigger level 

RX FIFO drops below trigger level 

1 

1 

0 

2

nd

 

Receiver time-out with data in 
RX FIFO 

Read RX FIFO 

0 

0 

1 

3

rd

 

TX holding register empty 

Writing to TX holding register or 
reading IIR when TX holding register 
is source of error 

0 

0 

0 

4

th

 

MODEM status: CTS, DSR, RI 
or DCD 

Reading the MSR 

 

Bits 6–7:  Used to determine RX FIFO trigger levels. 
Bit 5: 

Used to detect a change in the FCR. 

Bit 4:  

TX FIFO overrun bit. 

Bit 3:  

DMA mode select. Must be set to zero. When bit 3 is a 0, the 16450 mode is enabled which 
does only single-byte transfers.  

Bit 2:  

TX FIFO reset. This will cause TX FIFO pointer logic to be reset (any data in TX FIFO will be 
lost). This bit is self clearing; however, a shadow bit exists that is cleared only when read by the 
host, thus allowing the host to monitor a FIFO reset. 

Bit 1:  

RX FIFO reset. This will cause RX FIFO pointer logic to be reset (any data in RX FIFO will be 
lost). This bit is self clearing; however, a shadow bit exists that is cleared only when read by the 
host, thus allowing the host to monitor a FIFO reset. 

Bit 0:  

FIFO enable. The host writes this bit to logic 1 to put the block in FIFO mode. This bit must be a 
1 when writing other bits in this register or they will not be programmed. When this bit changes 
state, any data in the FIFOs or the RBR and THR registers will be lost and any pending 
interrupts are cleared. 

0 

0 

1 

0 

1 

4 

1 

0 

8 

1 

1 

14 

Bit 7:  

Divisor latch access bit. This bit allows the host, access to the divisor latch. Under normal 
circumstances, the bit is set to 0 (provides access to the RX and TX FIFOs at address 0). If the 
bit is set to 1, access to transmitter, receiver, interrupt enable, and modem control registers is 
disabled. In this case, when an access is made to address 0, the divisor latch least (DLL) 
significant byte is accessed. Address 1 accesses the most significant byte (DLM). Address 7 
accesses the DLX divisor latch register. Address 4 accesses the MCX status/control register. 

Bit 6:  

Used to denote a host-generated set break condition. 

Bits 0,1,3,4,5:   Used only in parity bit generation for the 7 bit data byte case. Bits 0 and 1 are used for 

word length select (b0 = 0 and b1 = 1 is used for 7 bit data). Bit 3 is parity enable. Bit 4 is even 
parity select.  Bit 5 is stick parity.