Intel P4500 CP80617004803AA Fiche De Données

Datasheet

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Shared with PCI Express Graphics port

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Shared on upper four logical lanes, after any lane reversal

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eDP[3:0] map to PEG[12:15] (non-reversed)

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eDP[3:0] map to PEG[3:0] (reversed)

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Concurrent eDP and PEG x1 supported

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Carries display traffic from the integrated graphics controller in the processor to the 
legacy display connectors in the PCH.

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Based on DisplayPort standard. 

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Two independent links - one for each display pipe.

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Four unidirectional downstream differential transmitter pairs:

— Scalable down to 3X, 2X, or 1X based on actual display bandwidth requirements

— Fixed frequency 2.7 GT/s data rate

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Two sideband signals for Display synchronization:

— FDI_FSYNC and FDI_LSYNC (Frame and Line Synchronization) 

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One Interrupt signal used for various interrupts from the PCH:

— FDI_INT signal shared by both Intel FDI Links

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PCH supports end-to-end lane reversal across both links.

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Full support of ACPI C-states as implemented by the following processor C-states:

— Ultra low voltage supports C0, C1, C1E, C3, Deep Power Down Technology (code 

named C6)

— Standard voltage supports C0, C1, C1E, C3

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Enhanced Intel SpeedStep® Technology

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S0, S3, S4, S5