Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Fiche De Données

The SMC always inserts an idle cycle between 2 transfers on separate chip selects. This idle

cycle ensures that there is no bus contention between the de-activation of one device and the

activation of the next one. 
During chip select wait state, all control lines are turned inactive: NBS0 to NBS3, NWR0 to

NWR3, NCS[0..5], NRD lines are all set to 1.

illustrates a chip select wait state between access on Chip Select 0 and Chip

Select 2.

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AVR32-01/12