Elixir DDR2 UDIMM 1024MB M2Y1G64TU88D5B-AC Manuel D’Utilisation

 

Symbol 

Type 

Polarity 

Function 

CK0, CK1, CK2 

(SSTL) 

Positive 

Edge 

The positive line of the differential pair of system clock inputs which drives the input to 
the on-DIMM PLL. All the DDR2 SDRAM address and control inputs are sampled on the 
rising edge of their associated clocks. 

, ,  

(SSTL) 

Negative 

Edge 

The negative line of the differential pair of system clock inputs which drives the input to 
the on-DIMM PLL. 

CKE0, CKE1 

(SSTL) 

Active 

High 

Activates the SDRAM CK signal when high and deactivates the CK signal when low. By 
deactivating the clocks, CKE low initiates the Power Down mode, or the Self Refresh 
mode. CKE1 apply on 2GB UDIMM only. 

,  

(SSTL) 

Active 

Low 

Enables the associated SDRAM command decoder when low and disables the 
command decoder when high. When the command decoder is disabled, new commands 
are ignored but previous operations continue. 

 apply on 2GB UDIMM only. 



,

 



, 

 

(SSTL) 

Active 

Low 

When sampled at the positive rising edge of the clock, 



,

 



, 

 define the 

operation to be executed by the SDRAM. 

V

REF

 

Supply 

 

Reference voltage for SSTL-18 inputs 

V

DDQ

 

Supply 

 

Isolated power supply for the DDR SDRAM output buffers to provide improved noise 
immunity 

ODT0, ODT1 

Input 

Active 

High 

On-Die Termination control signals. ODT1 apply on 2GB UDIMM only. 

BA0 

– BA2 

(SSTL) 

Selects which SDRAM bank is to be active. 

A0 - A9 
A10/AP 

A11 - A13 

(SSTL) 

During a Bank Activate command cycle, A0-A13 defines the row address (RA0-RA13) 
when sampled at the rising clock edge. 
During a Read or Write command cycle, A0-A9 defines the column address (CA0-CA9) 
when sampled at the rising clock edge. In addition to the column address, AP is used to 
invoke 

“Autoprecharge” operation at the end of the Burst Read or Write cycle. If AP is 

high, A

utoprecharge’s selected and BA0/BA1 defines the bank to be precharged. If AP is 

low, autoprecharge is disabled. During a Precharge command cycle, AP is used in 
conjunction with BA0/BA1 to control which bank(s) to precharge. If AP is high all 4 banks 
will be precharged regardless of the state of BA0/BA1. If AP is low, then BA0/BA1 are 
used to define which bank to pre-charge. 

DQ0 

– DQ63 

(SSTL) 

Active 

High 

Data and Check Bit Input /Output pins.   

V

DD,

 V

SS

 

Supply 

 

Power and ground for the DDR2 SDRAM input buffers and core logic 

DQS0 

– DQS8 

 –  

(SSTL) 

Negative 

and 

Positive 

Edge 

Data strobe for input and output data 

DM0 

– DM8 

Input 

Active 

High 

The data write masks, associated with one data byte. In Write mode, DM operates as a 
byte mask by allowing input data to be written if it is low but blocks the write operation if 
it is high. In Read mode, DM lines have no effect. DM8 is associated with check bits 
CB0-CB7, and is not used on x64 modules. 

SA0 

– SA2 

Address inputs. Connected to either V

DD

 or V

SS

 on the system board to configure the 

Serial Presence Detect EEPROM address. 

SDA 

This bi-directional pin is used to transfer data into or out of the SPD EEPROM. A resistor 
must be connected from the SDA bus line to V 

DD 

to act as a pull-up. 

SCL 

This signal is used to clock data into and out of the SPD EEPROM. A resistor may be 
connected from the SCL bus time to V 

DD 

to act as a pull-up. 

V 

DDSPD

Supply 

Serial EEPROM positive power supply.