Fujitsu FR81S Manuale Utente

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

5. Operation of UART 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

152 

⋅

  When reception operation is enabled (SCR:RXE=1), the reception operation will start. 

⋅

  When a start bit is detected, one frame data will be received according to the data format set in the 

extended communication control register (ESCR:PEN, P, L2, L1, L0) and serial mode register 

(SMR:BDS). The start bit is detected when the falling edge (at ESCR:INV="0") or the rising edge (at 

ESCR:INV="1") is detected after data passes the noise filter (majority decision by sampling the serial 

data input with the bus clock three times), and the passed data detects "L" at the sampling point. 

⋅

  When the reception of one frame data has completed, the reception data full flag bit (SSR:RDRF) will be 

set to "1". If reception interrupts are enabled (SCR:RIE=1) at this time, a reception interrupt occurs. 

⋅

  When you read a reception data, do it after the one frame data reception has completed, and check for the 

state of error flag of the serial status register (SSR). When a reception error has detected, correct the 

error. 

⋅

  After a read of reception data, the reception data full flag bit (SSR:RDRF) will be cleared to "0". 

⋅

  When reception FIFO is enabled, if as many frames as set in the reception FBYTE have been received, 

the reception data full flag bit (SSR:RDRF) will be set to "1". 

⋅

  In the case where all the conditions below are met, when reception idle continues for more than 8 baud 

rate clocks, interrupt flag (RDRF) will be set to "1". 

⋅

  Reception FIFO idle detection enable bit (FRIIE) is "1" 

⋅

  Data count contained in the reception FIFO does not reach the transfer count 

If you read the RDR while the counter is counting 8 baud rate clocks, the counter will be reset to 0 and 

start counting 8 clocks again. When reception FIFO is disabled, the counter will be reset to "0". When the 

reception FIFO is enabled while any data is left in the reception FIFO, counting will be started once 

again. 

When the reception FIFO is enabled, if the error flag of the serial status register (SSR) is set to"1", the 

erroneous data will not be stored in the reception FIFO. Also, the reception data full flag bit (SSR:RDRF) 

at that time will not be set to "1". (However, when an overrun error does occur, the flag will be set to 

"1".) The reception FBYTE indicates the number of data which have been successfully received before 

the error occurs. Unless the error flag of the serial status register (SSR) is cleared to "0", the reception 

FIFO will not be enabled. 

⋅

  When the reception FIFO is enabled, if the reception FIFO has no more data, the reception data full flag 

bit (SSR:RDRF) will be cleared to "0". 

 

⋅

  The data on the receive data register (RDR) will be enabled when the receive data register full flag bit 

(SSR:RDRF) is set to "1" and a reception error does not occur (SSR:PE, ORE, FRE=0). 

⋅

  When the noise passes the filter, the incorrect data is received though the noise filter (where the serial 

data input is sampled three times with the bus clock and decided by majority) is built in. As measures 

against this, design the board so that the noise should not pass this filter or communicate so that noise 

passing may not become a problem (for instance, when the error occurs due to adding the checksum of 

data at the end, send it again). 

⋅

  When any of following conditions is detected while receiving at the same time of or 1 to 2 bus clocks 

before the sampling point for stop bit, its edge will be invalid and the next data may not be received 

correctly. To output frames continuously, some space is required between the frames. 

⋅

  Trailing edge of serial data (when ESCR:INV="0") 

⋅

  Rising edge of serial data (when ESCR:INV="1") 

 

MN705-00010-1v0-E

1465