SMART Modular 512MB DDR2 SDRAM SM646UDR26485-2-I Manuale Utente

SM646UDR26485-2-I

January 31, 2006

 

Corporate Headquarters: P. O. Box 1757, Fremont, CA 94538, USA • Tel:(510) 623-1231 • Fax:(510) 623-1434 • E-mail: info@smartm.com
Europe: 5 Kelvin Park South, Kelvin South, East Kilbride, G75 ORH, United Kingdom • Tel: +44-870-870-8747 • Fax: +44-870-870-8757
Asia/Pacific: Plot 18, Lrg Jelawat 4, Kawasan Perindustrian Seberang Jaya 13700, Prai, Penang, Malaysia • Tel: +604-3992909 • Fax: +604-3992903

24

Notes:

1.

The AC and DC input level specifications are as defined in the SSTL_18 standard (i.e., the receiver will effectively switch as a result of the 
signal crossing the AC input level and will remain in that state as long as the signal does not ring back above [below] the DC input LOW 
[HIGH] level.

2.

Command/Address minimum input slew rate = 1.0V/ns  and is referenced to the crosspoint of CK/CK#. t

IS

 timing is referenced to V

IH (AC)

 

for a rising signal and V

IL (AC)

 for a fallng signal. t

IH

 timing is referenced to V

IH (DC)

 for a rising signal and V

IL (DC)

 for a fallng signal. Der-

ating values for Command/Address input signal slew rates < 1.0V/ns are TBD.

3.

Data minimum input slew rate = 1.0V/ns and is referenced to the crosspoint of DQS/DQS# if differential strobe feature is enabled. t

DS

 tim-

ing is referenced to V

IH (AC)

 for a rising signal and V

IL (AC)

 for a fallng signal.  t

DH

 timing is referenced to V

IH (DC)

 for a rising signal and 

V

IL (DC)

 for a fallng signal. Derating values for Data input signal slew rates < 1.0V/ns are TBD.

4.

t

HZ

 and t

LZ

 transitions occur in the same access time windows as valid data transitions.  These parameters are not referenced to a specific 

voltage level, but specify when the device output is no longer driving (t

HZ

) or begins driving (t

LZ

).

5.

This maximum value is derived from the reference test load. t

HZ (MAX)

 will prevail over a t

DQSCK (MAX)

 + t

RPST (MAX)

 condition.

6.

t

LZ (MIN)

 will prevail over a t

DQSCK (MIN)

 + t

RPRE (MAX)

 condition.

7.

The intent of the Don’t Care state after completion of the postamble is the DQS driven signal should be high, low or high-Z and that any 
signal transition within the input switching region must follow valid input requirements. That is if DQS transitions high [above V

IH DC (MIN)

] 

then it must not transition low (below V

IH DC

) prior to t

DQSH(min)

.

8.

This is not a device limit.  The device will operate with a negative value, but system performance could be degraded due to bus turn-
around.

9.

It is recommended that DQS be valid (HIGH or LOW) on or before the WRITE command. The case shown (DQS going from High-Z to logic 
LOW) applies when no WRITEs were previously in progress on the bus. If a previous WRITE was in progress, DQS could be HIGH during 
his time depending on t

DQSS

.

10. The refresh period is 64ms. This equates to an average refresh rate of 7.8125µs. However, an REFRESH comand must be asserted at 

least once every 70.3µs or t

RFC (MAX)

; issuing more than eight REFRESH commands back to back at t

RFC (min)

 is not allowed.

11.

Each byte lane has a corresponding DQS.

12. CK and CK# input slew rate must be 

≥ 1 V/ns (≥ 2 V/ns if measured differentially).

13. The data valid window is derived by achieving other specifications: t

HP,

 (t

CK

/2), t

DQSQ

, and t

QH

 (t

QH

 = t

HP

 - t

QHS

).  The data valid window 

derates in direct proportion to the clock duty cycle and a practical data valid window can be derived.

14. MIN (t

CL

, t

CH

) refers to the smaller of the actual clock low time and the actual clock high time as provided to the device (i.e. this value can 

be greater than the minimum specification limits for t

CL

 and t

CH

).

15. t

HP (MIN)

 is the lesser of t

CL

 minimum and t

CH

 minimum actually applied to the device CK and CK# inputs.

16. READs and WRITEs with no auto precharge are allowed to be issued before t

RAS (MIN)

 is satisfied since t

RAS

 lockout feature is supported 

in DDR2 SDRAM.

17. V

IL

/V

IH

 DDR2 overshoot/undershoot. Refer to 256MB, 512MB, or 1GB DDR2 SDRAM component data sheet for more detailed informa-

tion.

18. t

DAL

 = (n

WR

) + (t

RP

/t

CK

): For each of the terms above, if not already an integer, round to the next highest integer. t

CK

 refers to the appli-

cation clock period; n

WR

 refers to the t

WR

 parameter stored in the MR[11,10,9].

19. This is a minimum requirement. Minimum READ to internal PRECHARGE timing is AL + BL/2 providing the t

RTP

 and t

RAS (MIN)

 have 

been satisfied. The DDR2 SDRAM will automatically delay the internal PRECHARGE command until t

RAS (MIN)

 has been satisfied.

20. Operating frequency is only allowed to change during self refresh mode or precharge power-down mode. Anytime the operating frequency 

is changed, not including jitter, the DLL is required to be reset followed by 200 clock cycles.

21. ODT turn-on time t

AON (MIN)

 is when the device leaves high impedence and ODT resistance begins to turn-on. ODT turn-on time t

AON 

(MAX)

 is when the resistance is fully on. Both are measured from t

AOND

.

22. ODT turn-off time t

AOF (MIN)

 is when the device starts to turn-off ODT resistance. ODT turn-off time t

AOF (MAX)

 is when the bus is in high 

impedence. Both are measured from t

AOFD

.

23. This parameter has a two clock minimum requirement at any t

CK

.

24. t

DELAY

 is calculated from t

IS

 + t

CK

 + t

IH

 so that CKE registration LOW is guaranteed prior to CK, CK# being removed in a system reset 

condition.