Intel D425 AU80610006252AA Manuale Utente

130  

Datasheet  

B/D/F/Type: 0/2/0/PCI 

Address Offset: 

F4-F7h 

Default Value: 

00000000h 

Access:  

RW; 

Size: 32 

bits 

BIOS Optimal Default 

0h 

This register can be accessed by either Byte, Word, or Dword PCI config cycles. A 
write to this register will cause the Backlight Event (Display B Interrupt) if enabled 

 

 

31:24 RW 

00h Reserved

 

23:16 RW 

00h Reserved

 

15:8 RW  00h 

LBPC Scratch Trigger1 
(LBPC_SCRATCH_1):  
When written, this scratch byte triggers an 
interrupt when LBEE is enabled in the Pipe B 
Status register and the Display B Event is 
enabled in IER and unmasked in IMR etc. If 
written as part of a 16-bit or 32-bit write, only 
one interrupt is generated in common.

 

7:0 RW  00h 

 

Vendor 
Identification 

VID2 0 

1 8086h  

RO; 

Device 
Identification 

DID2 2 

3 A002h  

RO; 

PCI Command 

PCICMD2 

4 

5 

0000h 

 RO; RW; 

PCI Status 

PCISTS2 

6 

7 

0090h 

 RO; 

Revision 
Identification 

RID2 8 

8 02h   

RO; 

Class Code 
Register 

CC 9 

B 

038000h 

 

RO; 

Cache Line 
Size 

CLS C 

C 

00h   

RO; 

Master Latency 
Timer 

MLT2 D 

D 00h   

RO; 

Header Type 

HDR2 

E 

E 

80h 

 RO;