Cisco Cisco Packet Data Gateway (PDG) Documentation Roadmaps

 

Each PSC has two x86-based control processor (CP) subsystems that perform the bulk of the packet-based user service 
processing. The main x86 CP contains 4 cores split across two chips. It is equipped with 16 GB of RAM. Therefore, a 
fully-loaded system consisting of 14 PSCs, provides 224 GB of RAM dedicated to packet processing tasks. The second 
CP is in the NPU. This CP contains 1.5 GB of memory, but only 512 MB is available to the OS for use in session 
processing.The hardware encryption components are part of the standard PSC hardware. 

To take advantage of the distributed processing capabilities of the system, you can add additional PSCs to the chassis 
without their supporting line cards, if desired. This results in increased packet handling and control transaction 
processing capabilities. Another advantage is a decrease in CPU utilization when the system performs processor-
intensive tasks such as encryption or data compression. 

PSCs can be installed in chassis slots 1 through 7 and 10 through 16. Each installed PSC can either be allocated as 
active, available to the system for session processing, or redundant, a standby component available in the event of a 
failure. 

The front panel of the PSC and its major components is shown below: