Texas Instruments Development Kit for TM4C129x,Tiva™ ARM® Cortex™ -M4 Microcontroller DK-TM4C129X DK-TM4C129X Scheda Tecnica

ADC Sample Phase Control (ADCSPC)

ADC0 base: 0x4003.8000
ADC1 base: 0x4003.9000
Offset 0x024
Type RW, reset 0x0000.0000

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

reserved

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

PHASE

reserved

RW

RW

RW

RW

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

RO

Type

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

Reset

Description

Reset

Type

Name

Bit/Field

Software should not rely on the value of a reserved bit. To provide
compatibility with future products, the value of a reserved bit should be
preserved across a read-modify-write operation.

0x0000.000

RO

reserved

31:4

Phase Lag

This field selects the sample phase lag from the standard sample time.

Description

Value

The ADC samples are concurrent.

0x0

The ADC sample lags by 1 ADC clock

0x1

The ADC sample lags by 2 ADC clocks

0x2

The ADC sample lags by 3 ADC clocks

0x3

The ADC sample lags by 4 clocks

0x4

The ADC sample lags by 5 clocks

0x5

The ADC sample lags by 6 clocks

0x6

The ADC sample lags by 7 clocks

0x7

The ADC sample lags by 8 clocks

0x8

The ADC sample lags by 9 clocks

0x9

The ADC sample lags by 10 clocks

0xA

The ADC sample lags by 11 clocks

0xB

The ADC sample lags by 12 clocks

0xC

The ADC sample lags by 13 clocks

0xD

The ADC sample lags by 14 clocks

0xE

The ADC sample lags by 15 clocks

0xF

0x0

RW

PHASE

3:0