Analog Devices AD9641 Evaluation Board AD9641-80KITZ AD9641-80KITZ Scheda Tecnica

 

Rev. B | Page 7 of 48 

The 

 evaluation platform supports one JESD204A output mode (see Table 1), and the 

 evaluation platform supports 

several JESD204A output modes (see Table 2 for typical configurations). Each mode requires a different FPGA configuration to capture 
data properly. Output Configuration A in Table 2 is the configuration for the default mode for the 

, and it consists of two 

converters, each of which has two links and one output lane.  

A 

One converter, 

One JESD204A link, 
One lane per link 

M = 1; L = 1; S = 1; F = 2; 

N’ = 16; CF = 0; CS = 0, 1, 2;  
K = N/A; SCR = 0, 1; HD = 0 

Maximum sample rate =  

80 MSPS or 155 MSPS 

 

A 

Two converters, 
two JESD204A links, 

one lane per link 

M = 1; L = 1; S = 1; F = 2;  
N’ = 16; CF = 0; CS = 0, 1, 2; 

K = N/A; SCR = 0, 1; HD = 0 

M = 1; L = 1; S = 1; F = 2;  
N’ = 16; CF = 0; CS = 0, 1, 2;  

K = N/A; SCR = 0, 1; HD = 0 

Maximum sample rate =  
80 MSPS 

B 

Two converters, 

one JESD204A link, 
two lanes per link 

M = 2; L = 2; S = 1; F = 2;  

N’ = 16; CF = 0; CS = 0, 1, 2; 
K = see the specifications  

in the 

 data sheet; 

SCR = 0, 1; HD = 0  

Disabled 

Maximum sample rate =  

80 MSPS 
This configuration is required for 
applications needing two 
aligned samples (that is, I/Q 

applications) 

C 

Two converters, 

one JESD204A link, 
one lane per link 

M = 2; L = 1; S = 1; F = 4;  

N’ = 16; CF = 0; CS = 0, 1, 2; 
K = see the specifications  
in the 

 data sheet; 

SCR = 0, 1; HD = 0 

Disabled 

Maximum sample rate =  

80 MSPS