Texas Instruments TMS320DM644x Manuale Utente

1.1

Purpose of the Peripheral

1.2

1.3

Functional Block Diagram

1.4

Supported Use Case Statement

1.5

Industry Standard(s) Compliance Statement

2.1

Clock Control

2.2

Signal Descriptions

2.3

Protocol Descriptions

2.4

Data Flow in the Input/Output FIFO

2.5

Data Flow in the Data Registers (MMCDRR and MMCDXR)

2.6

FIFO Operation During Card Read Operation

2.7

FIFO Operation During Card Write Operation

2.8

Reset Considerations

2.9

Initialization

2.10

Interrupt Support

2.11

DMA Event Support

2.12

Power Management

2.13

Emulation Considerations

3.1

Card Identification Operation

3.2

MMC/SD Mode Single-Block Write Operation Using CPU

3.3

MMC/SD Mode Single-Block Write Operation Using the EDMA

3.4

MMC/SD Mode Single-Block Read Operation Using the CPU

3.5

MMC/SD Mode Single-Block Read Operation Using EDMA

3.6

MMC/SD Mode Multiple-Block Write Operation Using CPU

3.7

MMC/SD Mode Multiple-Block Write Operation Using EDMA

3.8

MMC/SD Mode Multiple-Block Read Operation Using CPU

3.9

MMC/SD Mode Multiple-Block Read Operation Using EDMA

4.1

MMC Control Register (MMCCTL)

4.2

MMC Memory Clock Control Register (MMCCLK)

4.3

MMC Status Register 0 (MMCST0)

4.4

MMC Status Register 1 (MMCST1)

4.5

MMC Interrupt Mask Register (MMCIM)

4.6

MMC Response Time-Out Register (MMCTOR)

4.7

MMC Data Read Time-Out Register (MMCTOD)

4.8

MMC Block Length Register (MMCBLEN)

4.9

MMC Number of Blocks Register (MMCNBLK)

4.10

MMC Number of Blocks Counter Register (MMCNBLC)

4.11

MMC Data Receive Register (MMCDRR)

4.12

MMC Data Transmit Register (MMCDXR)

SPRUE30B – September 2006

3