Fujitsu FR81S ユーザーズマニュアル

CHAPTER 5: CLOCK 

 

 

2. Features 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

5 

This section explains features of the clock. 

⋅

  2 system on-chip oscillators are implemented. 

⋅

  The main clock (MCLK) is multiplied by on-chip PLL/SSCG. 

⋅

  Each clock has been forced not to supply by using the timer until it becomes stabilized (oscillation 

stabilization wait timer). 

⋅

  Oscillation stabilization wait end interrupt can be generated.   

⋅

  Main clock oscillation stabilization wait timer (main timer) and sub clock oscillation stabilization wait 

timer (sub timer) can be used as a general-purpose interrupt interval timer after the oscillation stabilization 

of each clock for main, and sub takes place. 

⋅

 

The clock for the real time clock can be selected from the main clock (MCLK) and the sub clock (SBCLK).

 

⋅

  Implements a CR oscillation circuit for 100kHz WDT1 clock.   

⋅

  In a single clock product, the CR oscillation clock can be used as a sub-clock source. Refer to the 

"CHAPTAR: CLOCK SUPERVISOR" for the selection method. 

⋅

  Generates the clock for CAN prescaler. The clock can be selected from PLL clock (PLLCLK) [non spread 

spectrum clock] and main clock (MCLK). When PLL stops when PLL clock is selected, on-chip bus clock 

(HCLK) is used. 

⋅

  For the noise decrement, the SSCG clock [spread clock] can be selected as CPU and a clock of the 

resource.   

MN705-00010-1v0-E

166