Intel D425 AU80610006252AA ユーザーズマニュアル

Datasheet 

 77 

23 RW/L  0b  Core 

Rank 3 Population (sd0_cr_rankpop3):  
1 - Rank 3 populated 
0 - Rank 3 not populated  

22 RW/L  0b  Core 

Rank 2 Population (sd0_cr_rankpop2):  
1 - Rank 2 populated 
0 - Rank 2 not populated 

21 RW/L  0b  Core 

Rank 1 Population (sd0_cr_rankpop1):  
1 - Rank 1 populated 
0 - Rank 1 not populated  

20 RW/L  0b  Core 

Rank 0 Population (sd0_cr_rankpop0):  
1 - Rank 0 populated 
0 - Rank 0 not populated 

 

19:17 RW  000b  Core 

CKE pulse width requirement in low phase 
(sd0_cr_cke_pw_lh_safe):  
This configuration register indicates CKE pulse 
width requirement in low phase.  Corresponds 

to tCKE ( low ) at DDR Spec.   

16 RW  0b Core 

Enable CKE toggle for PDN entry/exit 
(sd0_cr_pdn_enable):  
This configuration bit indicates that the toggling 
of CKE's (for PDN entry/exit) is enabled. 

15:14 RO 

00b  Core 

13:10 RW  0010b Core 

Minimum Powerdown exit to Non-Read 
command spacing (sd0_cr_txp):  
This configuration register indicates the 
minimum number of clocks to wait following 
assertion of CKE before issuing a non-read 
command.   1010-1111=Reserved.   0010-

1001=2-9clocks.   0000-0001=Reserved.  

9:1 RW 

00000000

0b 

Core 

Self refresh exit count 
(sd0_cr_slfrfsh_exit_cnt):  
This configuration register indicates the Self 
refresh exit count. (Program to 
255).  Corresponds to tXSNR/tXSRD at DDR 

Spec. 

0 RW  0b Core 

indicates only 1 DIMM populated 
(sd0_cr_singleDIMMpop):  
This configuration register indicates the that 
only 1 DIMM is populated.