Elixir M2Y2G64CB8HC5N-CG ユーザーズマニュアル

   

 

(2GB, 2 Rank, 128Mx8 DDR3 SDRAMs)



DM1



DQ8

DQ9

DQ10

DQ15

DQ12

DQ14

DQ13

DQ11



DQ16

DQ17

DQ18

DQ23

DQ20

DQ22

DQ21

DQ19

DM2



DQ24

DQ25

DQ26

DQ31

DQ28

DQ30

DQ29

DQ27

DM3

DM0



DQ0

DQ1

DQ2

DQ7

DQ4

DQ6

DQ5

DQ3

DM5



DQS5

DQ40

DQ41

DQ42

DQ47

DQ44

DQ46

DQ45

DQ43

D5

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

DM6

DQS6

DQS6

DQ48

DQ49

DQ50

DQ55

DQ52

DQ54

DQ53

DQ51

D6

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

DM7



DQ56

DQ57

DQ58

DQ63

DQ60

DQ62

DQ61

DQ59

D7

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

DQS4

DQ32

DQ33

DQ34

DQ39

DQ36

DQ38

DQ37

DQ35

D4

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM



DM4

D1

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D2

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D3

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

CS

DQS

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D9

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D10

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D11

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D8

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D13

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D14

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D15

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM

D12

DQS

I/O 0
I/O 1

I/O 6

I/O 5

I/O 4

I/O 3

I/O 2

I/O 7

DM



DQS0

DQS1

DQS2

DQS3

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

CS

DQS

DQS7

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

ZQ

DDR3

 SDRAM

V

TT

CKE[1:0], A[13:0], 

, , , 

ODT[1:0], BA[2:0], 

[1:0]

DDR3

 SDRAM

V

DD

CK



V

DDSPD

V

SS

V

REFDQ

V

REFCA

V

DD

/V

DDQ

SPD

D0-D15

D0-D15

D0-D15

BA0-BA2

D0-D15

BA0-BA2: SDRAMs D0-D15

A0-A13




CKE0



ODT0

A0-A13: SDRAMs D0-D15
: SDRAMs D0-D15

: SDRAMs D0-D15

ODT: SDRAMs D0-D7

: SDRAMs D0-D15

CKE: SDRAMs D0-D7

CK0

CK: SDRAMs D0-D7



: SDRAMs D0-D7



: SDRAMs D8-D15 

Notes : 

1. DQ-to-I/O wiring is shown as recommended but may be changed.
2. DQ/DQS/DQS/ODT/DM/CKE/S relationships must be maintained as shown.
3. For each DRAM, a unique ZQ resistor is connected to ground. The ZQ 
    resistor is 240Ω

 ±

1%.

4. One SPD exists per module.

SPD

SCL

WP

SCL

SDA

SA0

SA1

A0

A1
A2

D0

CKE1

CKE: SDRAMs D8-D15

ODT1

ODT: SDRAMs D8-D15

CK1

CK: SDRAMs D8-D15



: SDRAMs D8-D15